JPH0378845A - 主記憶キー制御方式 - Google Patents
主記憶キー制御方式Info
- Publication number
- JPH0378845A JPH0378845A JP21699789A JP21699789A JPH0378845A JP H0378845 A JPH0378845 A JP H0378845A JP 21699789 A JP21699789 A JP 21699789A JP 21699789 A JP21699789 A JP 21699789A JP H0378845 A JPH0378845 A JP H0378845A
- Authority
- JP
- Japan
- Prior art keywords
- main memory
- key
- control circuit
- memory key
- command
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
主記憶装置の保護乃至制御を行うための主記憶キーの主
記憶キー制御方式に関し、 主記憶キー制御の処理を高速化することを目的とし、 主記憶装置保護のための主記憶キーを有するコンピュー
タシステムの主記憶キー制御方式において、主記憶キー
を単独に動作できる複数のブロックに分割し、主記憶キ
ーの読出し及び書込み動作を行う一連の命令を制御回路
から主記憶キーへの１回の命令で処理し、後続の主記憶
キーの異なるブロックへのアクセス処理は上記読出し及
び書込み動作を行う一連の命令の直後に行うように構成
する。
記憶キー制御方式に関し、 主記憶キー制御の処理を高速化することを目的とし、 主記憶装置保護のための主記憶キーを有するコンピュー
タシステムの主記憶キー制御方式において、主記憶キー
を単独に動作できる複数のブロックに分割し、主記憶キ
ーの読出し及び書込み動作を行う一連の命令を制御回路
から主記憶キーへの１回の命令で処理し、後続の主記憶
キーの異なるブロックへのアクセス処理は上記読出し及
び書込み動作を行う一連の命令の直後に行うように構成
する。
［産業上の利用分野］
本発明は主記憶装置の保護乃至制御を行うための主記憶
キーの主記憶キー制御方式に関する。
キーの主記憶キー制御方式に関する。
［従来の技術］
コンピュータシステムにおいては、主記憶装置（ＭＳＵ
）の保護乃至は制御を目的として、主記憶キーが用いら
れる。第４図は主記憶キーの説明図である。ＡＣＣは主
記憶キーアクセス制御ビット、Ｆは読出し保護ビット、
Ｒは参照ビット、Ｃは変更ビットである。ＡＣＣはＭＳ
Ｕを第５図に示すように複数のブロックに分割した場合
、間違ったブロックをアクセスすることを禁止するため
のビットである。例えば、ブロックＢＯ〜３まで使用し
たプログラムＡと、Ｂｉから８７まで使用したプログラ
ムＢとがある場合、プログラムＡの実行中にはＡＣＣの
暗証データは“Ａ′となっており、他のプログラムＢか
らアクセスがあった時、アクセスキー“Ｂ”は“Ａ”と
不一致であることからこのような間違ったアクセスを予
防することができる。
）の保護乃至は制御を目的として、主記憶キーが用いら
れる。第４図は主記憶キーの説明図である。ＡＣＣは主
記憶キーアクセス制御ビット、Ｆは読出し保護ビット、
Ｒは参照ビット、Ｃは変更ビットである。ＡＣＣはＭＳ
Ｕを第５図に示すように複数のブロックに分割した場合
、間違ったブロックをアクセスすることを禁止するため
のビットである。例えば、ブロックＢＯ〜３まで使用し
たプログラムＡと、Ｂｉから８７まで使用したプログラ
ムＢとがある場合、プログラムＡの実行中にはＡＣＣの
暗証データは“Ａ′となっており、他のプログラムＢか
らアクセスがあった時、アクセスキー“Ｂ”は“Ａ”と
不一致であることからこのような間違ったアクセスを予
防することができる。
第４図において、Ｆは読出し保護ビットであり、記憶保
護が取出しタイプの参照に対して適用されるかどうかを
制御する。Ｒは参照ビットであり、アドレスで指定され
る特定のブロックがプログラム実行中に読出し又は書込
みが行われるたびにセットされる。Ｃは変更ビットであ
り、アドレスで指定されるブロックの書込みが行われる
たびにセットされる。つまり、このＣビットが１にセッ
トされている時には、当該メモリブロックと外部の記憶
装置（例えばＤＡＳＤ）との間にデータの不一致が発生
していることを示している。以上説明した主記憶キーは
分割したブロック毎に設けられる。
護が取出しタイプの参照に対して適用されるかどうかを
制御する。Ｒは参照ビットであり、アドレスで指定され
る特定のブロックがプログラム実行中に読出し又は書込
みが行われるたびにセットされる。Ｃは変更ビットであ
り、アドレスで指定されるブロックの書込みが行われる
たびにセットされる。つまり、このＣビットが１にセッ
トされている時には、当該メモリブロックと外部の記憶
装置（例えばＤＡＳＤ）との間にデータの不一致が発生
していることを示している。以上説明した主記憶キーは
分割したブロック毎に設けられる。
前述した主記憶キーをアクセスする命令にＲＲＢ （Ｒ
ｅｓｅｔ Ｒｅｆｅｒｅｎｃｅ Ｂｉ ｔ）命令が
ある。この命令は、参照ビットＲを読出して、その後、
当該ビットに論理“０”を書込む命令である。第６図は
従来システムの構成ブロック図である。制御回路１は命
令を受けると、その命令を解釈し、主記憶キー制御回路
２に通知する。
ｅｓｅｔ Ｒｅｆｅｒｅｎｃｅ Ｂｉ ｔ）命令が
ある。この命令は、参照ビットＲを読出して、その後、
当該ビットに論理“０”を書込む命令である。第６図は
従来システムの構成ブロック図である。制御回路１は命
令を受けると、その命令を解釈し、主記憶キー制御回路
２に通知する。
主記憶キー制御回路２はその命令をキーメモリ制御回路
３に通知する。該キーメモリ制御回路３は、命令を受取
ると、キーメモリ４内の特定箇所をアクセスし、参照ビ
ットＲからのデータの読出し又はデータの書込み等の主
記憶キー制御動作を行う。
３に通知する。該キーメモリ制御回路３は、命令を受取
ると、キーメモリ４内の特定箇所をアクセスし、参照ビ
ットＲからのデータの読出し又はデータの書込み等の主
記憶キー制御動作を行う。
図の主記憶キー制御回路２．キーメモリ制御回路３及び
キーメモリ４で主記憶キー１０を構成している。
キーメモリ４で主記憶キー１０を構成している。
第７図は従来方式の動作を示すタイムチャートである。
図において、（イ）は動作クロックのタイミングを、（
ロ）はＲＲＢ命令を、（ハ）は後続命令をそれぞれ示し
ている。（ロ）に示すようなＲＲＢ命令が制御回路１に
入ると、該制御回路１はこの命令を解決して主記憶キー
制御回路２に通知する。該主記憶キー制御回路２は、こ
のアクセス指令を受けるとキーメモリ制御回路３に通知
する。該キーメモリ制御回路３はこの命令を受けると、
（ロ）に示すように、ブロックに対応したキーメモリ４
に対して、アクセスして当該ブロックに対応した参照ビ
ットＲ及び変更ビットＣの内容を読出しくＲ）、主記憶
キー制御回路２に送る。
ロ）はＲＲＢ命令を、（ハ）は後続命令をそれぞれ示し
ている。（ロ）に示すようなＲＲＢ命令が制御回路１に
入ると、該制御回路１はこの命令を解決して主記憶キー
制御回路２に通知する。該主記憶キー制御回路２は、こ
のアクセス指令を受けるとキーメモリ制御回路３に通知
する。該キーメモリ制御回路３はこの命令を受けると、
（ロ）に示すように、ブロックに対応したキーメモリ４
に対して、アクセスして当該ブロックに対応した参照ビ
ットＲ及び変更ビットＣの内容を読出しくＲ）、主記憶
キー制御回路２に送る。
主記憶キー制御回路２は読出した内容が“１”であった
か“０”であったかを制御回路１に送る。
か“０”であったかを制御回路１に送る。
次に、制御回路１は主記憶キー１０に対して再度アクセ
ス指令を出す。主記憶キー制御回路２は、この指令を受
けるとキーメモリ制御回路３に通知する。キーメモリ制
御回路３はキーメモリ４内の同一箇所を再びアクセスし
、参照ビットＲにリセットを示す“０”を当該箇所に書
込む（Ｗ）。従って、次の命令は（ハ）に示すようにＲ
ＲＢ命令が終了した後に、実行されることになる。
ス指令を出す。主記憶キー制御回路２は、この指令を受
けるとキーメモリ制御回路３に通知する。キーメモリ制
御回路３はキーメモリ４内の同一箇所を再びアクセスし
、参照ビットＲにリセットを示す“０”を当該箇所に書
込む（Ｗ）。従って、次の命令は（ハ）に示すようにＲ
ＲＢ命令が終了した後に、実行されることになる。
［発明が解決しようとする課題］
前述したように、従来システムでは制御回路１は、ＲＲ
Ｂ命令に対しては主記憶キー１０に対してアクセスし■
参照ビット及び変更ビットの読出し命令を実行し、次に
主記憶キー１０に対して再度アクセスし■参照ビットに
論理“０“を書込む、という２回の主記憶キーへのアク
セスを行っていた。そして後続の命令の実行は、その後
に行うようになっていた。従って、主記憶キーへの２回
のアクセスのために、主記憶キーの制御に時間がかかっ
ていた。
Ｂ命令に対しては主記憶キー１０に対してアクセスし■
参照ビット及び変更ビットの読出し命令を実行し、次に
主記憶キー１０に対して再度アクセスし■参照ビットに
論理“０“を書込む、という２回の主記憶キーへのアク
セスを行っていた。そして後続の命令の実行は、その後
に行うようになっていた。従って、主記憶キーへの２回
のアクセスのために、主記憶キーの制御に時間がかかっ
ていた。
本発明はこのような課題に鑑みてなされたものであって
、主記憶キー制御処理を高速化することができる主記憶
キー制御方式を提供することを目的としている。
、主記憶キー制御処理を高速化することができる主記憶
キー制御方式を提供することを目的としている。
［課題を解決するための手段］
第１図は本発明方式の原理ブロック図である。
本発明は、
主記憶装置保護のための主記憶キーを有するコンピュー
タシステムの主記憶キー制御方式において、 主記憶キーを単独に動作できる複数のブロックに分割し
くステップ１）、 主記憶キーの読出し及び書込み動作を行う一連の命令を
制御回路から主記憶キーへの１回の命令で処理しくステ
ップ２）、 後続の主記憶キーの異なるブロックへのアクセス処理は
上記読出し及び書込み動作を行う一連の命令の直後に行
う（ステップ３）ようにしたことを特徴としている。
タシステムの主記憶キー制御方式において、 主記憶キーを単独に動作できる複数のブロックに分割し
くステップ１）、 主記憶キーの読出し及び書込み動作を行う一連の命令を
制御回路から主記憶キーへの１回の命令で処理しくステ
ップ２）、 後続の主記憶キーの異なるブロックへのアクセス処理は
上記読出し及び書込み動作を行う一連の命令の直後に行
う（ステップ３）ようにしたことを特徴としている。
［作用］
本発明によれば、主記憶キーを単独に動作できる複数の
ブロックに分割することにより、主記憶キーをインクリ
ーブして用いることができ、ＲＲＢ命令等の一連の命令
に対し、読出し及び書込み命令を主記憶キー内で処理で
きるようになる。従って、制御回路は主記憶キーに対し
てはＲＲＢ命令を１回与えるだけで、すぐに次の命令を
実行することができる。従って、本発明によれば主記憶
キー制御処理を高速化することができる。
ブロックに分割することにより、主記憶キーをインクリ
ーブして用いることができ、ＲＲＢ命令等の一連の命令
に対し、読出し及び書込み命令を主記憶キー内で処理で
きるようになる。従って、制御回路は主記憶キーに対し
てはＲＲＢ命令を１回与えるだけで、すぐに次の命令を
実行することができる。従って、本発明によれば主記憶
キー制御処理を高速化することができる。
［実施例］
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第２図は本発明方式を実施するシステム構成例を示す図
である。第６図と同一のものは、同一の符号を付して示
す。図において、１は制御回路、１０は該制御回路１に
より制御される主記憶キーである。該主記憶キー１０は
、主記憶キー制御回路１１と複数のブロック１２より構
成される。
である。第６図と同一のものは、同一の符号を付して示
す。図において、１は制御回路、１０は該制御回路１に
より制御される主記憶キーである。該主記憶キー１０は
、主記憶キー制御回路１１と複数のブロック１２より構
成される。
主記憶キー制御回路１１は、入力段に接続されたレジス
タ１】ａ、単独に分割された複数のブロックに対してそ
れぞれインタリーブ制御を行うインタリーブ制御回路１
１ｂ及び各ブロック毎に設けられたレジスタｌｌｃより
構成されている。１２はレジスタ１．１ ｃとそれぞれ
接続された複数のブロックである。これらブロックはブ
ロック０からブロックｎまで分割されている。
タ１】ａ、単独に分割された複数のブロックに対してそ
れぞれインタリーブ制御を行うインタリーブ制御回路１
１ｂ及び各ブロック毎に設けられたレジスタｌｌｃより
構成されている。１２はレジスタ１．１ ｃとそれぞれ
接続された複数のブロックである。これらブロックはブ
ロック０からブロックｎまで分割されている。
各ブロック１２は、キーメモリ制御回路１２ａと該キー
メモリ制御回路１２ａにより制御される主記憶キーデー
タを保持するキーメモリ１２ｂより°構成されている。
メモリ制御回路１２ａにより制御される主記憶キーデー
タを保持するキーメモリ１２ｂより°構成されている。
なお、ここで分割したブロックは、第５図について説明
したブロックと必ずしも同一とはならない。
したブロックと必ずしも同一とはならない。
このように構成されたシステムの動作を説明すれば、以
下のとおりである。
下のとおりである。
ＲＲＢ命令を実行するに際し、制御回路１は主記憶キー
１０に対し、ＲＲＢ命令を処理するための起動信号を送
出する。送出されたＲＲＢ命令は、主記憶キー１０内の
主記憶キー制御回路１１に入る。主記憶キー制御回路１
１内では、レジスタ１１ａを介して入ってきた起動信号
をインタリーブ制御回路１１ｂが受ける。
１０に対し、ＲＲＢ命令を処理するための起動信号を送
出する。送出されたＲＲＢ命令は、主記憶キー１０内の
主記憶キー制御回路１１に入る。主記憶キー制御回路１
１内では、レジスタ１１ａを介して入ってきた起動信号
をインタリーブ制御回路１１ｂが受ける。
インタリーブ制御回路１１ｂは、このＲＲＢ起動信号を
受けると、レジスタ１１Ｃを介して対応するブロック１
２に対して参照ビットＲ及び変更ビットＣの読出し動作
を行い、更に参照ビットＲに論理“０°を書込む動作を
行う。対応するブロック１２では、インタリーブ制御回
路１１ｂからの読出し指令及び書込み指令に対して、キ
ーメモリ制御回路１２ａがキーメモリ１２ｂをアクセス
してデータを読出し、次に同一アドレスをアクセスして
参照ビットＲに論理“０”を書込む。
受けると、レジスタ１１Ｃを介して対応するブロック１
２に対して参照ビットＲ及び変更ビットＣの読出し動作
を行い、更に参照ビットＲに論理“０°を書込む動作を
行う。対応するブロック１２では、インタリーブ制御回
路１１ｂからの読出し指令及び書込み指令に対して、キ
ーメモリ制御回路１２ａがキーメモリ１２ｂをアクセス
してデータを読出し、次に同一アドレスをアクセスして
参照ビットＲに論理“０”を書込む。
第３図は本発明方式の動作を示すタイムチャートである
。（イ）は動作クロックのタイミングを、（ロ）はＲＲ
Ｂ命令を、（ハ）は後続命令をそれぞれ示している。本
発明によれば、主記憶キーをそれぞれ単独動作できるブ
ロックに分割し、インタリーブ制御によりキーメモリに
アクセスしている。従って、制御回路１からみれば、Ｒ
ＲＢ命令は（ロ）に示すように１回の命令ですみ、すぐ
次の後続命令を（ハ）に示すように実行することができ
る。従って、主記憶キーの制御処理を高速化することが
できる。
。（イ）は動作クロックのタイミングを、（ロ）はＲＲ
Ｂ命令を、（ハ）は後続命令をそれぞれ示している。本
発明によれば、主記憶キーをそれぞれ単独動作できるブ
ロックに分割し、インタリーブ制御によりキーメモリに
アクセスしている。従って、制御回路１からみれば、Ｒ
ＲＢ命令は（ロ）に示すように１回の命令ですみ、すぐ
次の後続命令を（ハ）に示すように実行することができ
る。従って、主記憶キーの制御処理を高速化することが
できる。
［発明の効果］
以上、詳細に説明したように、本発明によれば主記憶キ
ーをそれぞれ単独動作できるブロックに分割し、インタ
リーブ制御によりキーメモリにアクセスする構成とする
ことにより、主記憶キーの制御処理を高速化することが
できる。
ーをそれぞれ単独動作できるブロックに分割し、インタ
リーブ制御によりキーメモリにアクセスする構成とする
ことにより、主記憶キーの制御処理を高速化することが
できる。
第１図は本発明方式の原理を示すフローチャート、
第２図は本発明方式を実施するシステム構成例を示す図
、 第３図は本発明方式の動作を示すタイムチャート、 第４図は主記憶キーの説明図、 第５図はＭＳＵの分割状態を示す図、 第６図は従来システムの構成ブロック図第７図は従来方
式の動作を示すタイムチャートである。 第２図において、 １は制御回路、 ０は主記憶キー １は主記憶キー制御回路、 ｌａ、１１．ｃはレジスタ、 １ｂはインタリーブ制御回路、 ２はブロック、 ２ａはキーメモリ制御回路、 ２ｂはキーメモリである。
、 第３図は本発明方式の動作を示すタイムチャート、 第４図は主記憶キーの説明図、 第５図はＭＳＵの分割状態を示す図、 第６図は従来システムの構成ブロック図第７図は従来方
式の動作を示すタイムチャートである。 第２図において、 １は制御回路、 ０は主記憶キー １は主記憶キー制御回路、 ｌａ、１１．ｃはレジスタ、 １ｂはインタリーブ制御回路、 ２はブロック、 ２ａはキーメモリ制御回路、 ２ｂはキーメモリである。
Claims (1)
- 【特許請求の範囲】 主記憶装置保護のための主記憶キーを有するコンピュー
タシステムの主記憶キー制御方式において、 主記憶キーを単独に動作できる複数のブロックに分割し
（ステップ１）、 主記憶キーの読出し及び書込み動作を行う一連の命令を
制御回路から主記憶キーへの１回の命令で処理し（ステ
ップ２）、 後続の主記憶キーの異なるブロックへのアクセス処理は
上記読出し及び書込み動作を行う一連の命令の直後に行
う（ステップ３）ようにしたことを特徴とする主記憶キ
ー制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21699789A JPH0378845A (ja) | 1989-08-23 | 1989-08-23 | 主記憶キー制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21699789A JPH0378845A (ja) | 1989-08-23 | 1989-08-23 | 主記憶キー制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0378845A true JPH0378845A (ja) | 1991-04-04 |
Family
ID=16697199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21699789A Pending JPH0378845A (ja) | 1989-08-23 | 1989-08-23 | 主記憶キー制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0378845A (ja) |
-
1989
- 1989-08-23 JP JP21699789A patent/JPH0378845A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6376034A (ja) | 多重アドレス空間制御方式 | |
| US4047245A (en) | Indirect memory addressing | |
| EP0386719A2 (en) | Partial store control circuit | |
| JP3005626B2 (ja) | データ処理システムおよびデータ転送方法 | |
| JPH0378845A (ja) | 主記憶キー制御方式 | |
| US4628450A (en) | Data processing system having a local memory which does not use a directory device with distributed resident programs and a method therefor | |
| JPS595496A (ja) | メモリプロテクト方式 | |
| US5434979A (en) | Disk drive controller | |
| JPH10222460A (ja) | データ転送制御装置 | |
| JPS6252334B2 (ja) | ||
| JPS6226738B2 (ja) | ||
| JPS60193046A (ja) | 命令例外検出方式 | |
| JPS6148049A (ja) | メモリ・アクセスのチエツク装置 | |
| JPH0154729B2 (ja) | ||
| JPS63197254A (ja) | 仮想記憶制御装置 | |
| JPS6237420B2 (ja) | ||
| JPH0348954A (ja) | キー記憶制御方式 | |
| JPH01177151A (ja) | 情報処理システム | |
| JPH04112233A (ja) | マイクロコンピュータ | |
| JPS62209639A (ja) | メモリモデイフアイライト回路 | |
| JPH044451A (ja) | コンピュータシステム | |
| JPH04112251A (ja) | マイクロコンピュータ | |
| JPS62150434A (ja) | ル−プ制御型デ−タ処理装置 | |
| JPH03168845A (ja) | 命令実行制御方式 | |
| JPS62217483A (ja) | メモリ装置 |