JPH04112252A - 記憶制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 本発明は、電子計算機等に使用される複数のメモリバン
クからなる記憶装置の記憶制御方法に関し、 電気信号を表すパルス波形上に発生するノイズの干渉に
よるデータ誤りを防ぐ事を目的とし、上位装置からのデ
ータ書き込み命令により記憶制御装置は、複数のメモリ
バンクと該メモリバンクに対応して設けられた複数のス
トアデータレジスタとを有する記憶装置へデータの書き
込みを行う記憶制御方法に於いて、 該複数のメモリバンクに同時にデータを書き込（ブロッ
クストアの場合には、隣り合わないストアデータレジス
タへ書き込みデータを一旦格納し、その後、該ストアデ
ータレジスタに格納された該書き込みデータを対応する
メモリバンクの各々に書き込むように構成する。

〔産業上の利用分野〕

本発明は、電子計算機等に使用される複数のメモリバン
クからなる記憶装置の記憶制御方法に関するものである
。更に詳しく言うと、該記憶制御方法は、メモリバンク
に書き込むべきデータを予め複数のストアデータレジス
タに格納するものに関する。

〔従来の技術〕

第３図は、従来の記憶制御方法の構成図を示している。

以下、第３図に従って、従来の記憶制御方法の動作につ
いて説明する。

第３図中、１は上位装置、２は記憶制御装置、３は記憶
装置、５は４つのストアデータレジスタ（１０〜１３）
を内蔵している半導体集積回路からなるストアデータレ
ジスタユニット、６は４つのメモリバンク（００〜０３
）からなるメモリバンクユニット、８はアドレスの経路
であるアドレスバス１．１０は書き込みデータの経路で
あるデータバスを示す。

上位装置１からの指示により記憶制御装置２から記憶装
置３ヘデータ書き込みが行われる。まず、該記憶制御装
置２からアドレスバス８を介して指定されたアドレスの
メモリバンクに対応するストアデータレジスタにデータ
バス１０から送られた書き込みデータを格納する。記憶
制御装置２から書き込み先の８バイトのアドレスが指定
される場合として、例えば、アドレスの上位４ビツトを
“０００１”とすると、このアドレスによって８バイト
単位の書き込みデータがストアデータレジスタ（１１）
に格納される。次に、ストアデータレジスタ（１１）か
らの該書き込みデータがメモリバンク（０１）に書き込
まれる。

次いで、ブロックストア時の動作を説明する。

ブロックストアとは、複数のメモリバンクに、同時にデ
ータを書き込むものである。ここでは、複数の８バイト
単位の書き込みデータを複数のメモリバンク（００〜０
３）へ同時に書き込む、すなわち、３２バイトのデータ
を同時にユニット６の全てのメモリバンク（００〜０３
）へ書き込む。

ブロックストア時の命令で起動される場合として、例え
ば、上位４ビツトのアドレスＡＤＲ（０：３）を“００
００”とし、このアドレスにより記憶制御装置２からデ
ータバス１０を介して送られた３２バイトの書き込みデ
ータが複数のストアデータレジスタ（００〜０３）へ同
時に格納される。

次いで、該ストアデータレジスタユニット５から複数の
メモリバンク（００〜０３）へ各々データを書き込む。

〔発明が解決しようとする課題〕

従って、データを同時に複数のメモリバンクへ書き込む
時に、ストアデータレジスタユニット内の複数のストア
データレジスタを同時に使用するため、該ストアデータ
レジスタユニット内の隣合ったストアデータレジスタユ
ニットを同時に格納する。例えば、２つのストアデータ
レジスタに格納されるデータが各々“００１Ｏ〜００“
ＺＩＩＱ０００〜００″とする。その２つのデータがメ
モリバンクに書き込まれる際、２つのデータのうち違っ
たデータ箇所である“１　”のデータによる電圧レベル
を表す波形上に大きな振幅を持つノイズがある。前記デ
ータのうち“°０“のデータがそのノイズに影響されて
“１゛°のデータの電圧レベルに近ずく。そのために、
該“０′”のデータが“１”のデータに変化する。この
ようなデータ誤りを防ぐ事を目的とする。

〔課題を解決するための手段〕

第１図は、本発明の記憶制御方法の原理構成図である０
図中、１は上位装置であり、２は記憶制御装置、３は記
憶装置、４はストアデータレジスタ、５は複数のストア
データレジスタを内蔵している半導体集積回路を持つス
トアデータレジスタユニット、６は複数のメモリバンク
を持つメモリバンクユニット、７はメモリバンク、８は
アドレスの経路であるアドレスバス、１０は書き込みデ
ータの経路であるデータバスを示している。

この中では、上位装置１から記憶装置３の間での記憶制
御方法を示している。

該上位装置１からの命令が該記憶制御装置２へ出される
。次に、該記憶制御装置２の命令によって、ブロックス
トア時には、データバス１０から送られた書き込みデー
タを複数あるストアデータレジスタユニット５内の隣合
わないストアデータレジスタ４へ格納する。

また、該記憶装置３内に複数のストアデータレジスタ４
を内蔵している半導体集積回路を持つストアデータレジ
スタユニット５を設け、ブロックストア時の該記憶制御
装置２の命令は異なったストアデータレジスタユニット
５内の１つのストアデータレジスタ４に書き込みデータ
を格納する。

例えば、該ユニット５内にある複数のストアデータレジ
スタ４のうち１つのストアデータレジスタ４に書き込み
データを格納するという割合で、アドレスバス１０を介
してアドレスが複数のユニット５内にあるストアデータ
レジスタ４に送られ、複数の書き込みデータが格納され
る。

〔作用〕

本発明は、データの格納において、同時に、ストアデー
タレジスタユニット内の隣合ったストアデータレジスタ
をデータの格納場所として使用せずに、ストアデータレ
ジスタユニット内の隣合わないストアデータレジスタを
、データの格納場所として使用する。

〔実施例〕

本発明の記憶装置構成例を第２図に示し、ている。

第１図の原理図と同じ物については、同じ番号を付け、
それに対する詳細の説明は以下省略する。

１１は上位４ビツトのアドレスのうち２ビツト目及び３
ビツト目、１２は上位４ビツトのアドレスのうち上位２
ビツト、１３はブロックストア時の起動信号、１５〜１
９はデコーダ、２０〜２３はＯＲゲート回路、４１はス
トアデータレジスタの内部構造、５１〜５４はストアデ
ータレジスタユニット、６１〜６４はメモリバンクユニ
ットを示す。

記憶制御装置２内に複数ビットのアドレスがあり、その
上位４ビツトのアドレスが書き込みデータの格納場所で
あるストアデータレジスタを指定する。

８バイトのストア時には、例えば上位４ビツトのアドレ
スＡＤＲ（０：　３）を“００００”とすると、該上位
４ビツトのアドレスのうち上位２ビツトであるＡＤＲ（
０：　１）１２の°’ｏｏ”がデコーダ１９へ入力され
る。その時、ブロックストア時の起動信号（＋ＢＳＴ−
３２）１３の信号がＯＲゲート回路２０〜２３へ電圧レ
ベルを０レベルの信号としてデコーダ１９に入力する。

該デコーダ１９からの出力が該ＯＲゲート回路２０〜２
３のもう一方の端子へ入る。すると、該ＯＲゲート回路
２０の出力であるＤＥＣ−ＥＮＢＬ信号がデコーダ１５
へ入る。該上位４ビツトのアドレスのうち２ビツト目及
び３ビツト目であるＡＤＨ（２：３）１１の“００”の
信号が該デコーダ１５に入力される。そして、該デコー
ダ１５の出力であるＣＬＫ−ＥＮＢＬ信号と記憶制御装
置２からデータバス１０を介して送られた８バイトの書
き込みデータが同時にストアデータレジスタ（１０）に
入力され、該ストアデータレジスタ（１０）へ格納され
る。さらに、該書き込みデータがストアブタレジスタ（
１０）から転送されて、メモリバンク（００）へ書き込
む。３２バイトストア時には、記憶制御装置２が記憶装
置３ヘデータバス１０を介して送られた３２バイトの書
き込みデータを同時に複数のメモリバンク（００〜０３
）へ書き込み命令を起動する。例えば、上位４ビツトの
アドレスを“００００°”とする。該上位４ビツトのア
ドレスのうち上位２ビツトであるＡＤＲ（０：１）１１
は“００°゛である。次いで、ブロックストア時の起動
信号（十ＢＳＴ−３２）１３がＯＲゲート回路２０〜２
３へ電圧レベルを１のレベルとして入力される。該アド
レスの上位２ビツト１２は該デコーダ１９へ入力する。

該デコーダ１９の出力は該ＯＲゲート回路２０〜２３の
もう一方の端子へ入力される信号となる。該デコーダ１
９の出力に関係なく該ＯＲゲート回路２０〜２３から出
された各々のＤＥＣ−ＥＮＢＬ信号は、複数のデコダ１
５〜１８へ入力される。該４ビツト分のアドレスのうち
ＡＤＲ（２：３）１１は°００”で、その“００パのデ
ータは複数のデコーダ１５〜１８へ入力する。該複数の
デコーダ１５〜１８の出力であるＣＬＫ−ＥＮＢＬ信号
は複数のストアデータレジスタ（１０，２０，３０，４
０）に入力する。該ＣＬＫ−ＥＮＢＬ信号は複数の８バ
イト単位の書き込みデータを複数のストアデータレジス
タ（１０，２０，３０，４０）へ格納する。次いで、該
複数のストアデータレジスタ（１０，２０，３０，４０
）から複数のメモリバンク（００〜０３）へ、該書き込
みデータを格納し、書き込む。

尚、本発明の適用は上記実施例に限られるものではない
。異なったストアデータレジスタユニット５１〜５４で
はなく、ストアデータレジスタユニット内の隣り合わな
いストアデータレジスタユニットを格納してもよい。

〔発明の効果〕

以上説明した様に、本発明によれば、隣り合ったストア
データレジスタからのデータ出力によって、お互いのデ
ータが干渉し合ってデータ誤りを起こすことがなくなる
。このことが、コンピュタのデータの格納に求められて
いる信頼性の向上に寄与する事が出来る。

【図面の簡単な説明】

第１図は本発明の記憶制御方法の原理構成図を示し、第
２図は本発明の一実施例を示す記憶制御方法の構成図、
第３図は従来の記憶制御方法の構成図である。 尚、第１図に於いて、主要部分を表す符号は以下の通り
である。 図中、に上位装置、 ２：記憶制御装置、 ３：記憶装置、 ４ニスドアデータレジスタ、 ５ニスドアデータレジスタユニツト、 ６：メモリバンクユニット、 ７：メモリバンク、 ８ニアドレスバス、 １０：データハス、 オ（范Ｂ月１つｇ乙・１涜もシ」軒力５ムク万蔓でｆ十
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Claims (2)

【特許請求の範囲】
1. （１）上位装置（１）からのデータ書き込み命令により
   記憶制御装置（２）は、複数のメモリバンク（７）と該
   メモリバンク（７）に対応して設けられた複数のストア
   データレジスタ（４）とを有する記憶装置（３）へデー
   タの書き込みを行う記憶制御方法に於いて、該複数のメ
   モリーバンク（７）に同時にデータを書き込むブロック
   ストアの場合には、隣り合わないストアデータレジスタ
   （４）へ書き込みデータを一旦格納し、その後、該スト
   アデータレジスタ（４）に格納された該書き込みデータ
   を対応するメモリバンク（７）の各々に書き込むように
   したことを特徴とする記憶制御方法。
2. （２）上記ストアデータレジスタ（４）が複数設けられ
   た半導体集積回路により１つのストアデータレジスタユ
   ニット（５）を構成し、該ストアデータレジスタユニッ
   ト（５）が上記記憶装置（３）内に複数設けられるとと
   もに、上記ブロックストア時のストアデータレジスタ（
   ４）へのデータ格納は各々異なつたストアデータレジス
   タユニット（５）に設けられたストアデータレジスタ（
   ４）に対し行われることを特徴とする請求項１記載の記
   憶制御方法。