JPH04112307A

JPH04112307A - 電源回路

Info

Publication number: JPH04112307A
Application number: JP23288890A
Authority: JP
Inventors: Kazuhiro Mori; 森　数洋; Shigekazu Miyake; 重和三宅
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1990-09-03
Filing date: 1990-09-03
Publication date: 1992-04-14
Anticipated expiration: 2013-01-26
Also published as: JP2704035B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は電源回路に関し、特に電源投入時バンドギャッ
プリファレンス回路電圧が正規の電圧になると起動回路
のバイアス電流をしゃ断する機能を有する電源回路に関
する。

〔従来の技術〕

従来のこの種の電源回路は、第３図に示す様に、ＮＰＮ
）ランジスタＱ２．Ｑ３．Ｑ４．抵抗Ｒ２，Ｒ３゜Ｒ４
，ＰＮＰ）ランジスタＱ５から成るバンドギャップリフ
ァレンス回路（以下ＶＲＥＦ回路と称する）と、ＮＰＮ
）ランジスタＱ　７　、　Ｑ　１０．　Ｐ　Ｎ　Ｐトラ
ンジスタＱａ、Ｑｅ、抵抗Ｒ５Ｎ比力ＮＰＮ　トランジ
スタＱｌｌから成る誤差増幅回路と、出力電圧を決定す
る為の抵抗Ｒ６，Ｒ，から成る帰還回路と、及び電源投
入時前記ＶＲＥＦ回路を確実に動作させる為のＮＰＮト
ランジスタＱ　１．　Ｑ　ａ、抵抗Ｒ１から成る起動回
路と、圧力（Ｖ　ＯＵＴ　）端子３と、ＶＣＣ端子１と
、ＧＮＤ端子２とから構成されていた。

次に、電源投入時の起動回路について簡単に説明する。

電源投入時、電源電圧（以下Ｖ。０と称する）が、ＮＰ
Ｎ）ランジスタＱ１のベース・エミッタ間順方向電圧降
下（以下ＶＢＥと称する）より大きくなると、ＮＰＮ）
ランジスタＱ１が動作し、これによりＮＰＮ）ランジス
タＱ、がバイアスされ、コレクタ電流（以下ＩｃＱａ）
が流れる。この電流ＩｃＱ＝は、次式で示される。

Ｒ５・・・・・・（１）この電流により、ＰＮＰ　トランジスタＱ６がバイアス
され、ＰＮＰ　トランジスタＱ　ｓ　、　Ｑ　９にコレ
クタ電流（以下Ｉ　ｃ　Ｑｓ、　Ｉ　ｃ　Ｑ９と称す）
が流れる。従って、出力ＮＰＮ）ランジスタＱ１１及び
、ＶＲＥＦ回路がバイアスされ、ＶＣＣ投入時のＶＲＥ
Ｆ　ｒ及び■。ｔ１７は、第４図に示す様に、ＶＣＣに
追従して上昇して行く。次に、ＶＣＣが第４図のｖｌま
で上昇し、■ｏｏが前記（２）式で示されるＶＲＩ！７
回路の電圧（以下ＶＲＥＦと称する）と、ＰＮＰ　）ラ
ンジスタＱ５のコレクタ飽和電圧（以下■。。（＊　ａ
　ｔ）と称する）の和より大きくなると、ＶＲＥＦは次
式で示すように一定になる。

■□ＥＦ＝　（（ＶＢＥＱ２−ＶＢＥＱ３）ＸＲ，＋）
　／Ｒｔ＋ＶＢＥＱｔ　〔Ｖ〕・・・（２）この時、起動回路のＮＰＮ）ランジスタＱ８の■Ｂつは
、次式で示される。

Ｖ８ＥＱｇ　＝　ＶＢεＱｌ−（ＶヤＦ　　ＶＢＥＱア
）　　　　　　　・・・・・・（３）ここで、ＶＲＥＦ
が一定になると、Ｖ　ＢＥ　Ｑ　ｍが小さくなり、動作
を維持出来なくなりしゃ断する。この後、出力ＮＰＮ）
ランジスタＱｌｌ、及びＰＮＰトランジスタＱ５．Ｑ６
．Ｑ９はＮＰＮ　トランジスタＱ、によりバイアスされ
、■。、：Ｔは、ＶＣＣがＶＯＵＴと出力ＮＰＮ　）ラ
ンシスタＱ　１１のＶ　ＣＥ　（＋　Ａ　りとの和より
大きくなった所で、次式で示される一定値となる。

Ｖｏ、ＪＴ：Ｖ、ＥＦＸ　（１＋−）　［ｖ〕−＝−（
４）〔発明が解決しようとする課題〕前述した従来の電源回路では、第４図において、ＶＣＣ
が■２まで上昇し、ＶＯｌＪＴが前記（３）式で示され
る一定値になっても、トランジスタＱ、に流れる電流■
。ｏｌは、しゃ断されない。ここで、出力ＮＰＮトラン
ジスタＱｌｌの負荷電流を１０ｍＡとした時にトランジ
スタＱ１に流れる電流を求めると次の様になる。条件と
して、出力ＮＰＮ）ンジスタＱｌｌの直流電流増幅率（
以下ｂＦＥ＝１００．Ｒ，＝１にΩ、トランジスタＱ１
とＱ８のエミツタ面積比をｌ：１０とする。

Ｘ　（ＶＩＩＥＱｌ＋　工ＣＱＩＸＲＪ　）刈、Ｑｌ〔
Ａ〕ＩｃＱ、−（４７” Ｉ　ｃ　Ｑｇ＝　１０　ｍＡ／　ｂｐＢ・・・・・（５
）・・・・・・（６）前記（５）式、（６）式、（７）式より、ＮＰＮ）ラン
ジスタＱ１に流れる電流ＩｃＱ＋は、ＩｃＱ＋＝５００ｐＡとなる。また、前記（５）式より、出力ＮＰＮ）ランジ
スタの負荷電流が大きくなるにつれて、ＩｃＱ＋も増加
する事が分る。本来、ＮＰＮ）ランジスタＱ１に流れる
電流は、ｖ８ＥＦが一定電圧になった時点では必要のな
いものであるが、従来の回路方式では、常にある電流が
流れている事になる。

本発明の目的は、以上の欠点を解決し、基準電圧ＶＲＥ
Ｆが一定電圧になると、起動回路に流れる電流をしゃ断
するようにした電源回路を提供する事にある。

〔課題を解決するための手段〕

本発明の構成は、バンドギャップリファレンス回路を基
準電圧とし、誤差増幅回路、及び負荷を駆動する出力回
路２電源電圧立上り時に確実な動作を保証する起動回路
を備えた電源回路において、出力電圧が所定値以上にな
ると、前記起動回路のバイアス電流を切断する手段を設
けたことを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例の電源回路の回路図である。

第１図において、本実施例の電源回路は、ＶＣＣ端子１
と、ＧＮＤ端子２と、ｖｏ、ＪＴ端子３とＮＰＮトラン
ジスタＱ１〜Ｑ４．　Ｑ、、Ｑｓ、Ｑｌ。、Ｑ＋＋＋Ｑ
Ｉ２と、ＰＮＰ　）ランジスタＱｓ、Ｑａ、Ｑｅと、Ｐ
チャネルＭＯ８）ランジスタＭＰＩ、ＭＰ２．ＭＰ３と
、ＮチャネルＭＯ３）ランジスタＭＮ１　。

ＭＮ２．ＭＮ３と、抵抗Ｒ１〜Ｒ７とを含み、構成され
る。ここで、トランジスタＱ２．Ｑ３．Ｑ、、Ｑ５゜抵
抗Ｒ２，Ｒ３，Ｒ４からなるｖ８ゆ回路、トランジスタ
Ｑ、、Ｑア、　Ｑｅ、　Ｑｌ。、抵抗Ｒ５からなる誤差
増幅回路、出力トランジスタＱ１０．抵抗Ｒｅ　、　Ｒ
７からなる誤差増幅器、トランジスタＱ＋、Ｑｓ、抵抗
Ｒ１からなる起動回路を構成し、トランジスタＱ１２．
抵抗Ｒ８，トランジスタＭＰＩ〜ＭＰ３．ＭＮ１〜ＭＮ
３の構成で、前記■Ｒお回路が立上った時にトランジス
タＱ１のコレクタ電流をしゃ断する回路を構成している
。

即ち、本実施例の電源回路は、起動回路のＮＰＮトラン
ジスタとペースエミッタを共通に接続し、コレクタは負
荷抵抗を接続し、そのコレクタ電圧によりハイレベル・
ロウレベルを出力するとＣＭＯＳインバータ回路と、そ
の出力を反転して出力するＣＭＯＳインバータ回路を備
えている。

さらに、前述のＣＭＯＳインバータ回路を駆動するＮＰ
Ｎ）ランジスタ、及び、ＮＰＮ出力トランジスタ、ｖＲ
ｌ。回路を動作させる為のＰＮＰカレントミラーな駆動
するＮＰＮ）ランジスタのバイアス回路である、ダイオ
ード接続されたＮＰＮ　）ランシスタとその負荷抵抗の
間にＰチャ＊ルＭＯＳトランジスタを挿入し、前述のＣ
ＭＯＳインバータ回路により、ＰチャネルＭＯ８）ラン
ジスタを導通又はしゃ断する回路とを備えている。

次に本発明の動作について説明する。電源投入時、Ｖ（
（がＮＰＮ　ｈランジスタＱ１の■ＢＥを越えると、Ｎ
ＰＮトランジスタＱ１が動作し、これにより、ＮＰＮ）
ランジスタＱ、、Ｑ、□がバイアスされ、ＰＮＰカレン
トミラーを構成するＰＮＰ　）ランジスタＱｓ、　Ｑａ
、　Ｑｓ、及びＮＰＮ出力トランジスタＱｌｌがバイア
スされ、■。ｔｌＴ端子３の電圧及び、ＶＲｌ：Ｆは電
源電圧に応じて上昇して行く。この時、ＮＰＮ）ランジ
スタＱＢには、前述（８）式で表わされる電流ＩＣＱ＋
２が流九る為、抵抗Ｒ６により、トランジスタＱ１□コ
レクタ電圧（以下Ｖ。Ｑ１□）は、第２図に示す様にロ
ウレベルとなる。

・・・・・・（８）また、Ｖ　ｃ　Ｑ　＋□は次式で示される。

ＶＣＱ１２＝ＶＣＣＩ　ｃ　Ｑ１２ＸＲ８〔Ｖ〕−−（
９）従って、トランジスタＭＰ２．ＭＮ２によるＣＭＯ
Ｓインバータ回路の入力電圧は、ロウレベルの為、出力
はハイレベルとなり、トランジスタＭＰ３．ＭＮ３によ
るＣＭＯＳインバータ回路の出カバロウレベルとなる。

従って、ＭＯＳ）ランジスタＭＰＩが導通２Ｍ０Ｓトラ
ンジスタＭＮＩがしゃ断となり、ＮＰＮトランジスタＱ
１のコレクタ電流ＩｃＱ＋が流れている。次に、ＶＣＣ
が上昇し、第２図のＶｌになると、ＮＰＮ）５７ジスタ
Ｑ　ａ　、　Ｑ　１２　ノＶＢＥは、次式％式％この為、ＶＣＣが第２図のＶｌまで上昇し、基準電圧Ｖ
Ｒｌアが一定値になると、電圧ＶおＱｇ、　ＶＢＥＱ１
２が小さくなり、動作を維持出来なくなり、しゃ断する
。従って、Ｖ　ｃ　Ｑ　ｌ　２は前記（９）式より、Ｉ
ＣＱ１２が零になると、Ｖ　ｃ　Ｑ　ｌ　２　＝　Ｖ　
ｃｃとなり、これ以降は■。０に追従する。従って、ト
ランジスタＭＰ２．ＭＮ２により構成されるＣＭＯＳイ
ンバータ出力は、ハイレベルからロウレベルとなり、ト
ランジスタＭＰ３．ＭＮ３により構成されるＣＭＯＳイ
ンバータ出力は、ロウレベルからノーイレベルになり、
ＰチャネルＭＯ３）ランジスタＭＰＩはしゃ断、トラン
ジスタＭＮＩが導通となり、ＮＰＮ）ランシスタＱ１に
流れる電流■。１は、零となる。

〔発明の効果〕

以上説明した様に、本発明の電源回路は、電源投入時か
らＶ。０が上昇して行き、ＶＲＥＦが一定値となった所
で、起動回路の電流を零にする事が出来るから、圧力電
圧が一定になった時に省電力化が図れるという効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例の電源回路を示す回路図、第
２図は第１図の電源投入時の各部の電圧の変化を示すタ
イミング図、第３図は従来の電源回路を示す回路図、第
４図は第３図の電源投入時の各部の電圧の変化を示すタ
イミンク図である。 ■・・・・・Ｖ（（端子、２・・・・・ＧＮＤ端子、３
・・ＶＯＩＪＴ端子、Ｑ１〜Ｑ４．　Ｑ７．　Ｑｓ、　
Ｑ＋ｏ、　Ｑｔ＋・−・ＮＰＮ）ランジスタ、Ｑｓ、　
Ｑ６．　Ｑ９・・・・・・ＰＮＰ　）ランジスタＩ　Ｒ
１−Ｒ７・・・・・・抵ＬＭＰＩ−ＮＰ３・・・・・Ｐ
チャンネルＭＯ８）ランジスタ、ＭＮｌ　−ＭＮ　３・
・・・・ＮチャンネルＭＯ８）ランジスタ。代理人　弁理士　　内　原　　　晋 θ いシ

Claims

【特許請求の範囲】

バンドギャップリファレンス回路を基準電圧とし、誤差
増幅回路、及び負荷を駆動する出力回路、電源電圧立上
り時に確実な動作を保証する起動回路を備えた電源回路
において、出力電圧が所定値以上になると、前記起動回
路のバイアス電流を切断する手段を設けたことを特徴と
する電源回路。