JPH01209151A - パターン発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は文字コード等のコード情報を入力し、そのパタ
ーンデータを出力するパターン発生回路に関するもので
ある。

［従来の技術］ 従来のパターン発生回路では、ＣＰＵから送られてくる
文字コード等を入力し、その読出し要求に従ってパター
ンデータを出力している。この出力されるパターンデー
タは、例えば文字パターンの横方向のラスタスキャンデ
ータとして読出される場合、文字パターンが２４Ｘ２４
ドツト、ＣＰＵが８ビツトのデータバスで構成されてい
るとすると、１行分のデータは３回の読出し処理に読出
され、１文字のパターンデータは７２（３Ｘ２４）回の
読出し処理により読出される。

［発明が解決しようとしている課題］ このようにＣＰＵは１つの文字パターンを読出す際に、
複数の読出し処理を実行する必要があり、更にこれらパ
ターンデータに対し回転や拡大等のパターン変換処理を
行う場合は、−旦ＲＡＭ等のメモリにパターンデータを
格納した後、再度そのパターンデータを読出して対応す
る変換処理を行う必要があり、このため、パターンの読
出しやパターンの変換等に多くの時間を要し、装置全体
の処理時間の低下を招くという問題があった。

本発明は上記従来例に鑑みてなされたもので、パターン
発生回路内にパターンデータの変換回路を設けて、変換
したパターンデータを直接ＲＡＭ等のメモリに転送する
ことにより、パターンデータの読出し及び変換速度を向
上させたパターン発生回路を提供することを目的とする
。

［課題を解決するための手段］ 上記目的を達成するために本発明のパターン発生回路は
以下の様な構成からなる。即ち、コード情報及び該コー
ド情報の変換情報を入力して対応するパターン情報を出
力するパターン発生回路であって、コード情報に対応し
て文字等のパターン情報を記憶する記憶手段と、該記憶
手段より出力されたパターン情報を前記変換情報に従っ
て変換する変換手段とを備える。

また、他の発明のパターン発生回路は以下のような構成
からなる。即ち、 コード情報及び該コード情報の変換情報を入力して対応
するパターン情報を出力するパターン発生回路であって
、コード情報に対応して文字等のパターン情報を記憶す
る記憶手段と、該記憶手段より出力されたパターン情報
を前記変換情報に従って変換する変換手段と、前記パタ
ーン情報を記憶するメモリのアドレスを入力し、前記メ
モリのアドレスに変換したパターン情報を転送する転送
手段を備える。

［作用］ 以上の構成において、コード情報に対応して文字等のパ
ターン情報を記憶する記憶手段より、入力したコード情
報に基づいて出力されたパターン情報を、入力した変換
情報に従って変換して出力するように動作する。

また、他の構成によれば、コード情報に対応して文字等
のパターン情報を記憶する記憶手段より出力されたパタ
ーン情報を変換情報に従って変換する。それとともに、
パターン情報を記憶するメモリのアドレスを入力し、そ
のメモリのアドレスに変換したパターン情報を転送する
様に動作する。

［実施例コ 以下、添付図面を参照して本発明の好適な実施例を詳細
に説明する。

［メモリ回路の説明（第１図〜第５図）］第１図は実施
例のメモリ回路の構成及びｃｐｕやＲＡＭ等との接続を
示す図である。

図中、１は文字記憶部２にコード情報を出力してパター
ンデータ記憶部２からパターンデータの読出しを指示し
たり、所望のデータ変換指示をパターン変換器３に出力
するＣＰＵで、例えばマイクロプロセッサ等で構成され
ており、第５図のフローチャートで示されたＲＯＭ　１
−１に格納された制御プログラムに従って動作する。５
は実施例の文字パターン発生器で、ｃｐｕｔよりのコー
ド情報をバス１１より、制御情報をバス１３より入力し
、制御情報により指示された変換を行ってパターンデー
タをバス１４に出力する。２はＲＯＭやディスク等のパ
ターンデータ記憶部で、文字コードに対応して複数のパ
ターンデータを格納しており、ＣＰＵＩよりコード情報
や読出しを指示する制御信号１０を入力して、対応する
パターンデータ１２をパターン変換器３に出力している
。

３はパターン変換器で、バス１３を介してＣＰＵ１より
指示された変換指示情報に基づいて、パターンデータ記
憶部２から送られてくるパターンデータ１２を変換し、
変換したパターンデータ１４をバス１４を介してＲＡＭ
４或いはＣＰＵＩに出力している。ここではパターン変
換器３は３２×３２ビツトのレジスタを有し、パターン
情報の反転や９０度、１８０度、２７０度等のパターン
データの回転を実行できるものとする。１５はＣＰＵＩ
からＲＡＭ４に出力されるアドレスバス、１６はそのデ
ータバス、１７はＲＡＭ４への書込み或いはＲＡＭ４よ
りの読出しを指示するＣＰＵ１よりの制御信号である。

以上の構成により、ｃｐｕｔは読出したい文字等のコー
ド情報とそのパターンデータの変換情報、及び書込みや
読出しを指示する信号等からなる制御信号１０を文字パ
ターン変換器５に出力する。これにより、文字パターン
発生器５は制御信号１０の書込信号（Ｒ／Ｗ）に同期し
てコード情報をバス１１より入力し、変換情報をバス１
３より入力し、対応するパターンデータの変換を行って
バス１４に出力する。

第２図は文字パターンメモリの人出力信号な示す図であ
る。

２０はパターンデータ記憶部２の一例を示す文字パター
ンメモリ（ＲＯＭ）を示し、制御信号１０とバス１１よ
りのコード情報を入力し、対応する文字パターンデータ
１２を出力している。制御信号１０にはＡＳ（アドレス
ストローブ信号）やＣＬＫ　（クロック信号）及びＲ／
Ｗ　（リード・ライト信号）等が含まれており、Ｒ／Ｗ
信号の立下がりに同期してコード情報を取込み、コード
情報に対応した３２Ｘ３２ドツトのパターンデータを１
２を出力する。

第３図は第１の実施例のパターン変換器３の構成と入出
力信号を示す図である。

３０はビット・マニュビュレーション・ユニット（ＢＭ
Ｕ）を構成する３２Ｘ３２ビツトのレジスタで、１つの
文字パターンを収納し、セレクタ３１によりその読出し
方向等を変更し変換パターンとして出力される。セレク
タ３１は制御信号１０と変換を指示する制御情報をバス
１３より入力し、パターンデータ１２の回転等を行って
バス１４に出力する。

いま例えば、第３図の場合において、レジスタ３０のデ
ータをＹ軸対称のデータ（左右反転）に変換して出力す
るモードがセレクタ３１に設定されると、セレクタ３１
は１０２４ビツト（３２×３２ビツト）のデータ３２を
入力し、その出力順序を切換えてＤＸｏ〜ＤＸ３１から
ＤＸ３１〜ＤＸＯに順序を変えて出力する。こうして出
力され、ＲＡＭ４に格納されたＹ軸対称の反転結果を第
４図に示す。尚、このときＲＡＭ４に格納されるアドレ
スはＣＰＵＩよりアドレスバス１５を介して与えられて
いる。

第５図は第１の実施例のＣＰＵＩのパターン読出し処理
を示すフローチャートで、本プログラムはＲＯＭ１−１
に格納されている。

ステップＳ１で読出したい文字のコード情報をバス１１
に出力し、ステップＳ２でパターンをどのように変換す
るかを指示する変換情報をバス１３に出力し、制御信号
１０により文字パターン発生器５に書込む。これにより
パターンデータ発生器２は対応するパターンデータ１２
をパターン変換器３に出力する。また、パターン変換器
３内において、セレクタ３１はバス１３より与えられた
変換情報を基にレジスタ３０の読出しを制御し、パター
ン変換を行ってバス１４に出力する。

従って、ステップＳ３でＣＰＵＩはアドレスバス１５に
よりＲＡＭ４にアドレス信号を出力し、ステップＳ４で
ＲＡＭ４に書込み信号を制御信号１７を介して出力する
。これによりＲＡＭ４の所望のアドレスに、変換された
パターンデータが、例えば３２ビツト書込まれる。そし
て、ステップＳ５でパターンデータの出力が終了したか
を調べ、終了していなければステップＳ２に戻り、次の
変換を指示する変換情報をバス１３に出力して前述の動
作を行う。こうして３２回これらの動作を繰返し行うこ
とにより、１文字分の変換されたパターンデータを読出
してＲＡＭ４に格納することができる。

第６図は第２の実施例のパターン変換器の構成を示す図
で、第３図と共通な部分は同一記号で示し、それらの説
明を省略する。

３４はメモリコントローラで、ＣＰＵＩよりの変換情報
とＲＡＭ４の書込む先頭アドレスをバス１３より制御情
報１０に同期して入力する。モして変換情報に従って選
択信号３３をセレクタ３１に出力するとともに、ＲＡＭ
４に格納するアドレス１４′と書込み信号１８を出力す
る。

このときのＣＰＵＩの動作を第７図のフローチャートで
説明する。

ステップＳＩＯで読出したい文字の文字コードをバス１
１に出力し、ステップＳｉｔで変換情報をバス１３に出
力する。そして、制御信号１０に書込み信号（Ｒ／Ｗ信
号）をロウレベルにして出力する。これにより、パター
ンデータ記憶部２に文字コードが記憶され、メモリコン
トローラ３４に変換情報が記憶される。次にステ゛ツブ
Ｓ１２でＲＡＭ４に書込む先頭アドレスをバス１３に出
力し、制御信号１０を出力してメモリコントローラ３４
にセットする。

第８図はメモリコントローラ３４の制御動作を示すフロ
ーチャートである。

ステップＳ２０で変換情報が入力されるのを待ち、変換
情報が入力されるとステップＳ２１に進みバス１３の変
換情報を入力して記憶する。次にステップＳ２２でアド
レス信号が入力されたかを調べ、入力されるとステップ
Ｓ２３でバス１３上のアドレス信号を入力して記憶する
。

ステップＳ２３では変換情報を基に選択信号３３を出力
し、ステップＳ２５でＲＡＭ４のアドレス１４′と書込
み信号１８をＲＡＭ４に出力して、変換されたパターン
データ１４をＲＡＭ４に書込む。こうしてステップ３２
６で全データの出力が終了したかを調べ、データの出力
が終了するまでＲＡＭ４のアドレスを更新しながらステ
ップ３２４〜ステツプ３２６を繰返し実行する。

以上説明したように本実施例によれば、文字パターン発
生器内にパターンデータを変換する変換部を備えること
により、直接変換されたパターンデータを読出すことが
できる。

また文字パターン変換器にメモリをアドレスして順次書
込む回路備えることにより、ＣＰＵは文字コード情報と
変換情報及びメモリの格納アドレス等を出力するだけで
、変換された全パターンデータをメモリに格納すること
ができる。

尚、本実施例は３２Ｘ３２ビツトのドツトパターンデー
タの場合で説明したが、例えばアウトラインフォントと
呼ばれているベクトル情報の場合でも同様に扱うことが
できる。この場合、ＢＭＵもドツト変換でなく、ベクト
ル情報との乗算回路となる。アウトライン・フォントの
場合、特に処理速度が低下するため、この処理回路は特
に有効である。

［発明の効果］ 以上説明したように本発明によれば、変換されたパター
ンデータを読出すこと°ができるためパターンデータの
読出しや変換処理が容易になるという効果がある。

また他の発明によれば、パターン情報に指示された変換
を行って直接メモリに書込むことができるので、ＣＰＵ
等による読出し処理が容易に実行できる効果がある。

【図面の簡単な説明】

第１図は実施例のメモリ回路の構成及びＣＰＵやＲＡＭ
との接続を示す部、 第２図は文字パターンメモリの入出力信号を示す図、 第３図はパターン変換器の構成と入出力信号を示す図、 第４図はＲＡＭの入出力信号を示す図、第５図はＣＰＵ
を示す処理フローチャート、第６図は第２の実施例のパ
ターン変換器の概略構成を示すブロック図、 第７図は第２の実施例のＣＰＵの処理を示すフローチャ
ート、 第８図はメモリコントローラの処理を示すフローチャー
トである。 図中、１・・・ＣＰＵ、２・・・文字情報記憶部、３・
・・パターン変換器、４・・・ＲＡＭ、１０・・・制御
信号、１１．１３，１４．１４′・・・バス、１゛２・
・・パターンデータ、１５・・・アドレスバス、２０・
・・文字パターンメモリ、３０・・・レジスタ、３１・
・・セレクタ、３４・・・メモリコントローラである。 第４図 春３　ｔ　ぴｎ クオ　−關

Claims (2)

【特許請求の範囲】
1. （１）コード情報及び該コード情報の変換情報を入力し
   て対応するパターン情報を出力するパターン発生回路で
   あつて、 コード情報に対応して文字等のパターン情報を記憶する
   記憶手段と、該記憶手段より出力されたパターン情報を
   前記変換情報に従つて変換する変換手段とを備えること
   を特徴とするパターン発生回路。
2. （２）コード情報及び該コード情報の変換情報を入力し
   て対応するパターン情報を出力するパターン発生回路で
   あつて、 コード情報に対応して文字等のパターン情報を記憶する
   記憶手段と、該記憶手段より出力されたパターン情報を
   前記変換情報に従つて変換する変換手段と、前記パター
   ン情報を記憶するメモリのアドレスを入力し、前記メモ
   リのアドレスに変換したパターン情報を転送する転送手
   段を備えることを特徴とするパターン発生回路。