JPH04115367A - アナログｌｓｉ機能セルのレイアウトパターン設計装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、アナログＬＳＩ機能セルのレイアウトパター
ン設計装置に関し、特に、ＬＳＩチップのパターン設計
において何度も利用されるアナロク基本機能セルのレイ
アウトパターンを効率よく設計する装置に関する。

（従来の技術） 従来、デジタルＬＳＩの設計では、スタンダードセル方
式のように前もって基本セルを登録し、それらのセルを
使用して設計する手法が一般的に利用されている。この
とき、セルのパターン設計を行う際に利用されるのがシ
ンボリックレイアウト手法である。この手法では、対象
となる回路のラフなレイアウトを素子および配線のシン
ボルを使って前もって入力し、そしてＬＳＩパターンを
作製するプロセスのデザインルールに従ってエラーのな
いパターンをコンパクションによって発生する。従って
、シンボリックレイアウト手法とは、回路の接続状態を
変更せずに、製造プロセスに応じて素子形状を変更し、
コンパクション処理によりデザインルールに違反しない
ように基本セルを再設計する手法であるということがで
きる。

しかし、アナログＬＳＩの機能セル設計にこの手法を適
用するには、つぎのような問題点がある。

アナログ回路の場合は、基本レイアウトパターンに対し
て変更部分が多く、かつ素子の形状変更の範囲が広い。

従って、シンボルとリアルパターンのサイズが大きく異
なり、リアルパターン変換後のコンパクションを行う際
に、素子同士や配線同士、或いは素子と配線などの相対
位置関係が大きくずれてしまう可能性がある。アナログ
回路の場合は、これらの相対位置関係が回路の電気的特
性に悪影響を及ぼす可能性が高く、結果的には基本パタ
ーンから発生したレイアウトパターンが価値のないもの
になってしまうというのが第一の問題点である。

また回路の接続状態を全く変更しないため、基本レイア
ウトパターンから発生できるパターンの範囲が限定され
てしまうというのが第二の問題点である。

このように、従来デジタルＬＳＩ設計に利用されている
シンボリックレイアウト手法をアナログ回路に適用する
だけでは、必ずしも満足できるパターン設計が行えなか
７た。

（発明が解決しようとする課題） このように、従来からデジタル回路の機能セル設計に利
用されているシンボリックレイアウト手法では、回路の
接続状態を一部変更した場合や、素子値を大幅に変更し
た場合に、素子や配線の相対位置関係を大きくずれさせ
ないように対処することはできなかった。

本発明は上記に鑑みてなされたもので、その目的とする
ところは、既に設計されたアナログＬＳＩ機能セルのレ
イアウトパターンを効率よく再利用し、回路の接続状態
を一部変更した場合や素子値を大幅に変更した場合にも
、高品質な電気的特性を有するアナログ機能セルのレイ
アウトパターンを短時間に作成する処理装置を提供する
ことにある。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するための本発明のアナログＬＳＩ機能
セルのレイアウトパターン設計装置は、基本回路図面を
作成する手段と、 既に設計されたアナログＬＳＩ機能セルのレイアウトパ
ターンに基づき、機能セルに要求される特性範囲を考慮
して、前記基本回路図面に対応する基本レイアウトパタ
ーンを作成する手段と、前記基本回路図面の素子の素子
値の変更を指定する手段と、 指定された前記素子値変更に対応する素子形状パターン
を変更する手段と、 変更した前記素子形状パターンを前記基本レイアウトパ
ターンに取り入れる手段と、 形状変更した前記素子形状パターンの周囲に発生するデ
ザインルールの違反を解消する手段と、を含むことを特
徴とする。

（作　用） アナログ回路の場合は、基本レイアウトパターンに対し
て変更部分が多く、かつ形状変更の範囲が広い。従って
、前もってそれらの影響を考慮した基本レイアウトパタ
ーンを作成することは重要である。

本発明のアナログＬＳＩ機能セルのレイアウトパターン
設計装置では、まず最初にセルとして登録する回路構成
と素子値及びその変更範囲を決定する。つぎに、アナロ
グ回路の電気的特性及び素子形状の変更範囲を考慮した
基本レイアウトパターンを作成する。このように本発明
では、前もって起こり得る可能性のある形状変更状況を
考慮しているので、実際にセルのレイアウト変更（再利
用パターンの発生）を行っても、素子や配線の相対位置
関係が大きくずれることはない。

これらの準備をした後、形状変更をする素子及びその素
子値などを設定する。変更後の形状を決定し、その形状
を基本レイアウトパターンに取り込む。そして、変更し
た素子とその周囲のレイアウドとのデザインルール違反
および形状変更した素子に関するデザインルール違反、
接続情報に関する違反が解消される。これにより、変更
範囲の広いアナログ素子の形状を容易に、かつ柔軟に変
更することができ、基本レイアウトパターンの適用範囲
を広げることができる。

また、コンパクションによるデザインルール違反解消を
行う範囲を出来るだけ狭く設定することにより、基本レ
イアウトパターンの素子や配線の相対位置関係をなるべ
く崩さないようにすることができるので、ユーザの意図
したレイアウトが実現できる。

本発明による結果と従来のレイアウト手法による結果と
を比較した場合、本発明では、基本パターンを最初に登
録しておくだけで、多くのユーザが電気的特性が高品質
なアナログ機能セルのレイアウトを短時間で簡単に行う
ことができる。

（実施例） 以下、図面を用いて本発明の実施例を詳細に説明する。

第１図は本発明の一実施例に係わるアナログＬＳＩ機能
セルのレイアウトパターン設計装置の全体構成を示すブ
ロック図である。同図にお０て、データベース７は、ア
ナログ機能セル設計に必要な情報を格納した記憶手段で
ある。データ処理装置８は、キーボード１０やマウス１
１から入力さレル指示に従い、データベース７のデータ
を用０て機能セルのレイアウトパターン設計における種
々の処理を行い、ＬＳＩ製造用のマスク／ぐターン９を
生成する。キーボード１０やマウス１１はレイアウト設
計者によって操作される。グラフィックデイスプレィ１
２はデータ処理装置８によるレイアウト結果を表示する
表示部である。

第２図は、第１図におけるデータベース７およびデータ
処理装置８の具体的な構成を示したものである。素子ラ
イブラリ情報記憶部１３、デザインルール情報記憶部１
４、素子間接続情報記憶部１５、回路図面情報記憶部１
６、基本レイアウトパターン情報記憶部１７、素子値変
更結果情報記憶部１８、素子形状変更結果情報記憶部１
９、レイアウトパターン結果情報記憶部２０、回路図作
成処理装置２１、基本レイアウトパターン作成処理装置
２２、素子値変更処理装置２３、素子形状変更処理装置
２４、形状変更素子の基本レイアウトパターンへの取り
込み処理装置２５、デザインルール違反解消処理装置２
６によって構成される。

各記憶部１３，１４．１５．１６．１７，１８゜１９．
２０はデータベース７を構成し、各処理装置２１．２２
．２３，２４，２５．２６はデータ処理装置８を構成す
る。

素子ライブラリ情報記憶部１３は、設計すべき回路図に
使用される素子のライブラリ情報を記憶しているメモリ
である。回路図作成処理装置２１は、素子ライブラリ情
報記憶部１３から所定の素子を抽出して所望の回路図を
作成し、その作成結果を回路図面情報記憶部１６に蓄積
する。また、作成された回路図面から素子間の接続関係
に関する情報が取り出され、その情報は素子間接続情報
記憶部１５に蓄えられる。

デザインルール情報記憶部１４は、基本レイアウトを作
成するに際して使用されるデザインルールに関する情報
を記憶している。基本レイアウトパターン作成処理装置
２２は、このデザインルール情報記憶部１４に記憶され
ているデザインルールに基づいて、素子ライブラリ情報
記憶部１３の素子ライブラリと素子間接続情報記憶部１
５の素子間接続情報とを使用して、設計すべき回路図面
に対応した所望の基本レイアウトパターンを作成する。

作成結果は、基本レイアウトパターン情報記憶部１７に
蓄えられる。

素子値変更処理装置２３は、回路図面情報記憶部１６に
記憶された回路図面の所定の素子値を変更し、素子値変
更結果情報記憶部１８にその結果を蓄える。

素子形状変更処理装置２４は、素子値変更結果情報記憶
部１８に蓄えられた変更素子値、基本レイアウトパター
ン情報記憶部１７の基本レイアウトパターン、及びデザ
インルール情報記憶部１４のデザインルールに基いて変
更し、素子形状変更結果を素子形状変更結果情報記憶部
１９に記憶させる。

形状変更素子の基本レイアウトパターンへの取り込み処
理装置２５は、素子形状変更結果情報記憶部１９の素子
形状変更結果情報を基準にして、基本レイアウトパター
ン情報記憶部１７の基本レイアウトパターンをデザイン
ルール情報記憶部１４のデザインルールに基いて変更し
、レイアウトパターン結果情報記憶部２０にその結果を
記憶する。

デザインルール違反解消処理装置２６は、レイアウトパ
ターン結果情報記憶部２０からレイアウトパターン結果
情報を読み出し、基本レイアウトパターン情報記憶部１
７の基本レイアウトパターン情報、素子形状変更結果情
報記憶部１９の素子形状変更結果情報、及び素子間接続
情報記憶部１５の素子間接続情報を参考にしながら、デ
ザインルール情報記憶部１４のデザインルール情報を基
準にして、デザインルールの違反解消を実行し、その結
果を再びレイアウトパターン結果情報としてレイアウト
パターン結果情報記憶部２０に蓄積する。このレイアウ
トパターン結果情報はマスクパターンデータ９となり、
グラフィックデイスプレィ１２に表示される。

第３図は、本発明の処理装置の処理フローを示している
。

まず、ステップａ１において、回路図作成処理装置２１
により基本回路図面が作成される。

次にステップａ２において、基本レイアウトパターン作
成処理装置２２により基本レイアウトパターンが作成さ
れる。この基本レイアウトパターンは、アナログ回路の
電気的特性及び素子形状の変更範囲を考慮して作成され
る。このように本発明では、前もって起こり得る可能性
のある形状変更状況を考慮している。従って、実際にセ
ルのし・イアウド変更を行っても、素子や配線の相対位
置関係が大きくずれることはない。

次に、ステップａ３において、回路図作成処理装置２１
により作成された基本回路図面の素子値変更をキーボー
ド１０やマウス１１により指定する。なお、必要なら素
子毎に素子値変更を行い、それ以降のフェーズを繰り返
し、途中変更結果を確認しながらレイアウトを行う。

次に、ステップａ４において、指定された素子の形状を
素子形状変更処理装置２４により変更する。

次に、ステップａ５において、変更した素子形状を形状
変更素子の基本レイアウトパターンへの取り込み処理装
置２５を用いて基本レイアウトパターンに取り入れる。

次に、ステップａ６において、変更素子の周囲に発生す
るデザインルール違反をデザインルール違反解消処理装
置２６によって解消する。

必要な素子値変更がすべて終了していないことが、ステ
ップａ７において判断されると、ステップａ３に戻り、
一連のステップａ３ないしａ６を必要な素子値変更が終
了するまで繰り返す。

ステップａ７において、必要な素子値変更がすべて終了
したと判断されると、ステップａ８に進み、新規に作成
したアナログ機能セルのレイアウトパターンを作成する
。

次に、以上のように構成されるアナログＬＳＩ機能セル
のレイアウトパターン設計装置の動作をを、第４図（ａ
）〜（ｈ）に示す各ステップのレイアウト図を参照しな
がら、第１図に示すフローチャートに従って説明する。

まず最初に、ステップａ１において、例えば第４図（ａ
）に示すような機能セルの回路図面を作成する。この例
では、Ｒ６の素子値変更範囲をＩＫΩから４にΩとする
。

次に、ステップａ２において、第４図（ｂ）に示すよう
に、素子値を変更する可能性のある素子名として抵抗Ｒ
６を指定し、その変更範囲ＩＫΩ〜４にΩを考慮して、
素子パターンの外形および端子の形状を決定する。そし
て、それらの素子レイアウトパターンを使って、機能セ
ルの基本レイアウトパターン（素子の配置、素子間の配
線）を作成する。この作成過程において、第４図（Ｃ）
に示すように、抵抗Ｒ６を単純にｙ方向に拡大すると、
抵抗Ｒ６の上方に存在する素子間の相対位置関係が大き
くずれてしまうので、この例ではＸ方向に素子領域を広
げて、相対位置関係を崩さない素子外形と端子を設定し
ている。なお、第４図（ｂ）において、実線は第１配線
層、点線は第２配線層、×はスルーホールを示している
。

ここまでが、実際の機能セルパターンを発生させるのに
必要な準備である。

次に、ステップａ３において、第４図（ｄ）〜（ｆ）に
示すように、形状変更素子Ｒ６の素子値を実際に設定し
、ステップａ４において、それに応じた素子パターンや
素子内構成パターンを発生させる。第４図（ｄ）は、抵
抗値可変範囲をＩＫΩ〜４にΩとした素子（抵抗）パタ
ーンの外形１００と、素子端子形状１０２、ＩＫΩの抵
抗パターン１０４とを示している。抵抗値変更指定がな
され、抵抗値を２にΩに変更する場合には、第４図（ｅ
）に示すようになパターンを作成する。

また、抵抗値を２．５にΩに変更する場合には、第４図
（ｆ）に示すようなパターンを作成する。

次に、ステップａ５において、それらを基本レイアウト
パターンに取り入れる。

この時点てはデザインルール違反か存在しているため、
ステップａ６において、コンパクション処理を使ってこ
れを解消する。すなわち、第４図（ｇ）に示すように、
抵抗Ｒ６を形状変更したために、トランジスタＱ３と抵
抗Ｒ６間の接続配線１０６か離れてしまった場合には、
これをコンパクション処理を使って接続させる。

なお、このステップで、第４図（ｈ）に示すように、基
本レイアウトパターンの素子や配線同士の相対位置関係
をできるだけずらさないように、コンパクション処理の
適用範囲を最小限に限定することも可能である。すなわ
ち、抵抗Ｒ６を含む範囲をコンパクションして、デザイ
ンルールエラーを修正し、抵抗Ｒ６内の配線パターンを
作成する。

そのあと、必要なら素子内構成パターン（主に配線）の
変更や、それに伴う無駄スペースの発生を押さえるため
に、再度コンパクション処理を行うことも可能である。

次に、ステップａ７において必要な素子値変更がすべて
完了したと判断されると、ステップａ８に進んで、新規
に作成したアナログ機能セルのレイアウトパターンを作
成する。

本発明は上記実施例に限定されない。上記実施例では、
抵抗Ｒ６の素子値変更に注目して、そのステップを詳細
に説明したが、このような例に限定されないことはもち
ろんである。当業者なら、本発明の技術的思想を逸脱し
ない範囲で種々変形して実施できる。

［発明の効果］ 以上説明したように、本発明によれば、最初にセルとし
て登録する回路構成と素子値及びその変更範囲を決定し
、つぎに、アナログ回路の電気的特性及び素子形状の変
更範囲を考慮した基本レイアウトパターンを作成してい
るので、アナログＬＳＩ機能セルの基本的パターンを効
率的に再利用でき、電気的特性が高品質なレイアウトパ
ターンを短時間に設計できる。

【図面の簡単な説明】 第１図は、本発明に係わる一実施例のアナログＬＳＩ機
能セルのレイアウトパターン設計装置の概略構成を示す
ブロック図、 第２図は、同実施例の要部の構成を詳細に示すブロック
図、 第３図は、同実施例の全体処理を示すフローチャート、 第４図（ａ）ないしくｈ）は、同実施例の各処理ステッ
プを具体的に説明する図である。 ７・・・データベース、８・・・データ処理装置、９・
・・マスクパターン、１０・・・キーボード、１１・・
・マウス、１２・・・グラフィックデイスプレィ、１３
・・・素子ライブラリ情報記憶部、１４・・・デザイン
ルール情報記憶部、１５・・・素子間接続情報記憶部、
１６・・・回路図面情報記憶部、１７・・・基本レイア
ウトパターン情報記憶部、１８・・・素子値変更結果情
報記憶部、１９・・・素子形状変更結果情報記憶部、２
０・・・レイアウトパターン結果情報記憶部、２１・・
・回路図作成処理装置、２２・・・基本レイアウトパタ
ーン作成処理装置、２３・・・素子値変更処理装置、２
４・・・素子形状変更処理装置、２５・・・形状変更素
子の基本レイアウトパターンへの取り込み処理装置、 ６・・・デザイ ンルール違反解消処理装置

Claims (1)

1. 【特許請求の範囲】 基本回路図面を作成する手段と、 既に設計されたアナログＬＳＩ機能セルのレイアウトパ
   ターンに基づき、機能セルに要求される電気的特性範囲
   を考慮して、前記基本回路図面に対応する基本レイアウ
   トパターンを作成する手段と、 前記基本回路図面の素子の素子値の変更を指定する手段
   と、 指定された前記素子値変更に対応する素子形状パターン
   を変更する手段と、 変更した前記素子形状パターンを前記基本レイアウトパ
   ターンに取り入れる手段と、 形状変更した前記素子形状パターンの周囲に発生するデ
   ザインルールの違反を解消する手段と、を含むことを特
   徴とするアナログＬＳＩ機能セルのレイアウトパターン
   設計装置。