JPH04116744A - 複数記憶装置への同時書込み方法 - Google Patents
複数記憶装置への同時書込み方法Info
- Publication number
- JPH04116744A JPH04116744A JP2235704A JP23570490A JPH04116744A JP H04116744 A JPH04116744 A JP H04116744A JP 2235704 A JP2235704 A JP 2235704A JP 23570490 A JP23570490 A JP 23570490A JP H04116744 A JPH04116744 A JP H04116744A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- address area
- bus
- address
- storage device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置における補助記憶装置および二
重化されたシステムで、バックアップが必要なデータを
他系の記憶装置に転送する、複数記憶装置への同時書込
み方法に関するものである。
重化されたシステムで、バックアップが必要なデータを
他系の記憶装置に転送する、複数記憶装置への同時書込
み方法に関するものである。
二重化メモリの両系同時書込み方式に関する従来の方法
は、特開昭６２−１６９２４４号公報に記載されている
ように、データをバックアップする方法として、ＣＰＵ
から二重化されたシステムの自系の記憶装置と他系の記
憶装置とに、同時にアクセスを行い、現用系および予備
系記憶装置の両者からのバスサイクル終了信号により、
バスサイクルを終了させるようになっていた。
は、特開昭６２−１６９２４４号公報に記載されている
ように、データをバックアップする方法として、ＣＰＵ
から二重化されたシステムの自系の記憶装置と他系の記
憶装置とに、同時にアクセスを行い、現用系および予備
系記憶装置の両者からのバスサイクル終了信号により、
バスサイクルを終了させるようになっていた。
上記従来技術は、同時に書込む複数の記憶装置の動作速
度が同等である場合は問題ないが、同時に書込む複数の
記憶装置の動作速度が大幅に異なる場合は、動作速度が
遅い記憶装置の動作速度により全体の動作速度が決定さ
れるという問題があった・ 本発明は、動作速度を低下させることなく、複数の記憶
装置に同時書込みを行う方法を得るとともに、さらに、
異なったアドレスの記憶装置に同時書込みを行う方法を
得ることを目的とする。
度が同等である場合は問題ないが、同時に書込む複数の
記憶装置の動作速度が大幅に異なる場合は、動作速度が
遅い記憶装置の動作速度により全体の動作速度が決定さ
れるという問題があった・ 本発明は、動作速度を低下させることなく、複数の記憶
装置に同時書込みを行う方法を得るとともに、さらに、
異なったアドレスの記憶装置に同時書込みを行う方法を
得ることを目的とする。
上記目的は、ＣＰＵのバス上に接続された高速の主記憶
装置と、システムバス上に接続された補助記憶装置を有
する、情報処理装置の複数記憶装置への同時書込み方法
において、上記ＣＰＵが主記憶装置の特定アドレス領域
に書込み動作を行うと上記アドレス領域を識別し、補助
記憶装置のアドレス領域に対応するあらかじめ設定され
たアドレスに同時に書込み動作を行い、高速の主記憶装
置への書込み動作が終了するとＣＰＵに終了応答信号を
返送し＋ ＣＰＵはつぎの動作に移行するが、補助記憶
装置へのアクセスは、上記装置への書込み動作が終了す
るまで継続する機能を有するバス制御回路を設けたこと
により達成される。
装置と、システムバス上に接続された補助記憶装置を有
する、情報処理装置の複数記憶装置への同時書込み方法
において、上記ＣＰＵが主記憶装置の特定アドレス領域
に書込み動作を行うと上記アドレス領域を識別し、補助
記憶装置のアドレス領域に対応するあらかじめ設定され
たアドレスに同時に書込み動作を行い、高速の主記憶装
置への書込み動作が終了するとＣＰＵに終了応答信号を
返送し＋ ＣＰＵはつぎの動作に移行するが、補助記憶
装置へのアクセスは、上記装置への書込み動作が終了す
るまで継続する機能を有するバス制御回路を設けたこと
により達成される。
本発明の同時書込みを行う情報処理装置は、同時書込み
を行うＣＰＵバス上に接続した、高速の主記憶装置の特
定アドレス領域を識別するアドレス識別回路と、同時書
込みを行うアドレスおよびデータを一時記憶するバッフ
ァ回路と、上記主記憶装置のアドレスに対応して同時書
込みを行う、システムバス上に接続された補助記憶装置
のアドレスに変換するアドレス変換回路と、ＣＰＵから
のアクセスに対し、ＣＰＵバスサイクル終了信号を送出
するＣＰＵバスサイクル終了信号送出回路とを有する、
システムバス制御装置を設けたものであり、ＣＰＵが主
記憶装置の同時書込みを行う特定アドレス領域に書込み
動作を行うと、アドレス識別回路はこれを識別し、バッ
ファ回路に上記アドレスとデータを記憶するように指示
する。バッファ回路は上記アドレスおよびデータを記憶
し、バッファ回路に記憶されたアドレスは、アドレス変
換回路によりあらかじめ設定されている上記アドレスに
相当する補助記憶装置のアドレスに変換され、上記バッ
ファ回路に記憶されたデータは、システムバス制御回路
により補助記憶装置に書き込まれる。一方、ＣＰＵバス
サイクル終了信号送出回路は、ＣＰＵからのアクセスに
対し同時書込みのアドレス領域でない場合、または同時
書込みのアドレス領域の場合でも、上記バッファ回路が
使用中でない場合は直ちにＣＰＵバスサイクル終了信号
を送出し、同時書込みのアドレス領域で上記バッファ回
路が使用中の場合は、システムバス上の補助記憶装置へ
の書込み動作が終りバッファ回路の使用が終了した時点
で、ＣＰＵバスサイクル終了信号を送出する。この場合
は、バスサイクルの遅延が発生する。ＣＰＵはシステム
バス制御装置からのＣＰＵバスサイクル終了信号と、主
記憶装置からのＣＰＵバスサイクル終了信号との両者を
受信すると、バスサイクルを終了する６上記により、Ｃ
ＰＵは上記バッファ回路が使用中でない限り、主記憶装
置の動作終了によりバスサイクルを終了することができ
、同時書込みによるバスサイクルの遅延は発生せず、高
速に動作することができる。また、上記バッファ回路を
適当な容量のファーストイン、ファーストアウト式の一
時記憶装置とすることにより、バッファ回路が使用中と
なり、ＣＰＵバスサイクルが遅延する確率は小さくなる
。
を行うＣＰＵバス上に接続した、高速の主記憶装置の特
定アドレス領域を識別するアドレス識別回路と、同時書
込みを行うアドレスおよびデータを一時記憶するバッフ
ァ回路と、上記主記憶装置のアドレスに対応して同時書
込みを行う、システムバス上に接続された補助記憶装置
のアドレスに変換するアドレス変換回路と、ＣＰＵから
のアクセスに対し、ＣＰＵバスサイクル終了信号を送出
するＣＰＵバスサイクル終了信号送出回路とを有する、
システムバス制御装置を設けたものであり、ＣＰＵが主
記憶装置の同時書込みを行う特定アドレス領域に書込み
動作を行うと、アドレス識別回路はこれを識別し、バッ
ファ回路に上記アドレスとデータを記憶するように指示
する。バッファ回路は上記アドレスおよびデータを記憶
し、バッファ回路に記憶されたアドレスは、アドレス変
換回路によりあらかじめ設定されている上記アドレスに
相当する補助記憶装置のアドレスに変換され、上記バッ
ファ回路に記憶されたデータは、システムバス制御回路
により補助記憶装置に書き込まれる。一方、ＣＰＵバス
サイクル終了信号送出回路は、ＣＰＵからのアクセスに
対し同時書込みのアドレス領域でない場合、または同時
書込みのアドレス領域の場合でも、上記バッファ回路が
使用中でない場合は直ちにＣＰＵバスサイクル終了信号
を送出し、同時書込みのアドレス領域で上記バッファ回
路が使用中の場合は、システムバス上の補助記憶装置へ
の書込み動作が終りバッファ回路の使用が終了した時点
で、ＣＰＵバスサイクル終了信号を送出する。この場合
は、バスサイクルの遅延が発生する。ＣＰＵはシステム
バス制御装置からのＣＰＵバスサイクル終了信号と、主
記憶装置からのＣＰＵバスサイクル終了信号との両者を
受信すると、バスサイクルを終了する６上記により、Ｃ
ＰＵは上記バッファ回路が使用中でない限り、主記憶装
置の動作終了によりバスサイクルを終了することができ
、同時書込みによるバスサイクルの遅延は発生せず、高
速に動作することができる。また、上記バッファ回路を
適当な容量のファーストイン、ファーストアウト式の一
時記憶装置とすることにより、バッファ回路が使用中と
なり、ＣＰＵバスサイクルが遅延する確率は小さくなる
。
つぎに本発明の実施例を図面とともに説明する。
第１図は本発明による複数記憶装置への同時書込み方法
の一実施例を示す構成図、第２図は上記実施例のアドレ
ス割付を示す図、第３図は上記実施例の応用例を示す構
成図である。第１図において、１はＣＰＵ、２は主記憶
装置、３はシステムバス制御装置、４はアドレス識別回
路、５はバッファ回路、６はアドレス変換回路、７はシ
ステムバス接続回路、８は制御回路、９は補助記憶装置
、１０は入出力装置制御装置、１１はＣＰＵバス、１２
はシステムバス、１３は内部バスサイクル終了信号、１
４は外部バスサイクル終了信号、１５はシステムバスサ
イクル終了信号である。また、第２図においては、１６
が主記憶装置２のアドレス領域で補助記憶装置９に同時
書込みを行うアドレス領域、１７は主記憶装置２のアド
レス領域で補助記憶装置９に同時書込みを行わないアド
レス領域、１８は補助記憶装置９のアドレス領域で同時
書込みの対象となるアドレス領域、１９は補助記憶装置
９のアドレスで同時書込みの対象にならないアドレス領
域、２０は入出力装置制御装置のアドレス領域である。
の一実施例を示す構成図、第２図は上記実施例のアドレ
ス割付を示す図、第３図は上記実施例の応用例を示す構
成図である。第１図において、１はＣＰＵ、２は主記憶
装置、３はシステムバス制御装置、４はアドレス識別回
路、５はバッファ回路、６はアドレス変換回路、７はシ
ステムバス接続回路、８は制御回路、９は補助記憶装置
、１０は入出力装置制御装置、１１はＣＰＵバス、１２
はシステムバス、１３は内部バスサイクル終了信号、１
４は外部バスサイクル終了信号、１５はシステムバスサ
イクル終了信号である。また、第２図においては、１６
が主記憶装置２のアドレス領域で補助記憶装置９に同時
書込みを行うアドレス領域、１７は主記憶装置２のアド
レス領域で補助記憶装置９に同時書込みを行わないアド
レス領域、１８は補助記憶装置９のアドレス領域で同時
書込みの対象となるアドレス領域、１９は補助記憶装置
９のアドレスで同時書込みの対象にならないアドレス領
域、２０は入出力装置制御装置のアドレス領域である。
また、上記１６．１７に示すアドレス領域はＣＰＵバス
１１に接続されている装置のアドレス領域、１８．１９
．２０に示すアドレス領域は、システムバス１２に接続
されている装置のアドレス領域であると言い替えること
ができる。
１１に接続されている装置のアドレス領域、１８．１９
．２０に示すアドレス領域は、システムバス１２に接続
されている装置のアドレス領域であると言い替えること
ができる。
つぎに上記実施例の動作について説明する。アドレス識
別回路４には第２図１６に示すＣＰＵバス上の同時書込
み対象アドレス領域、１７に示すＣＰＵバス上の同時書
込み非対象アドレス領域、および１８．１９．２０に示
すシステムバス上の装置のアドレス領域をあらかじめ設
定しておく。設定方法はハードウェアで設定してもよい
し、またはレジスタ類を設はシステム立上げ時にソフト
ウェアによって設定してもよい。アドレス変換回路６に
は第２図の１６に示す主記憶装置の同時書込み対象アド
レス領域のアドレスを、１８に示す補助記憶装置の同時
書込み対象アドレス領域のアドレスに、変換するテーブ
ルをあらかじめ設定しておく。設定方法はハードウェア
で設定してもよいし、またはレジスタ類を設け、システ
ム立上げ時にソフトウェアにより設定してもよい。
別回路４には第２図１６に示すＣＰＵバス上の同時書込
み対象アドレス領域、１７に示すＣＰＵバス上の同時書
込み非対象アドレス領域、および１８．１９．２０に示
すシステムバス上の装置のアドレス領域をあらかじめ設
定しておく。設定方法はハードウェアで設定してもよい
し、またはレジスタ類を設はシステム立上げ時にソフト
ウェアによって設定してもよい。アドレス変換回路６に
は第２図の１６に示す主記憶装置の同時書込み対象アド
レス領域のアドレスを、１８に示す補助記憶装置の同時
書込み対象アドレス領域のアドレスに、変換するテーブ
ルをあらかじめ設定しておく。設定方法はハードウェア
で設定してもよいし、またはレジスタ類を設け、システ
ム立上げ時にソフトウェアにより設定してもよい。
ＣＰＵＩが同時書込みアドレス領域１６に書込み動作を
行った場合について説明する。ＣＰＵバス１１を経由し
て、主記憶装置２には上記動作によるデータの書込みが
行われる。さらに、上記動作によるアドレスは、アドレ
ス識別回路４により同時書込みアドレス領域であること
が識別され、制御回路８に通知される。上記制御回路８
は外部バスサイクル終了信号１４をＣＰＵＩに返送し、
一方。
行った場合について説明する。ＣＰＵバス１１を経由し
て、主記憶装置２には上記動作によるデータの書込みが
行われる。さらに、上記動作によるアドレスは、アドレ
ス識別回路４により同時書込みアドレス領域であること
が識別され、制御回路８に通知される。上記制御回路８
は外部バスサイクル終了信号１４をＣＰＵＩに返送し、
一方。
主記憶装置２は書込み動作が終了すると、内部バスサイ
クル終了信号１３をＣＰＵ １ ｋこ返送する。上記Ｃ
ＰＵＩは上記１４および１３のバスサイクル終了信号を
受信すると、上記動作のＣＰＵバスサイクルを終了させ
、つぎの動作に移る。制御回路８は、さらに外部バスサ
イクル終了信号１４をＣＰＵＩに返送する前に、システ
ムバス制御装置３使用中フラグを立て、バッファ回路５
に、上記動作によりＣＰＵバス１１に出力されているア
ドレスおよびデータを、−時記憶するように指示し、シ
ステムバス接続回路７をシステムバスに接続し、また、
アドレス変換回路６に接続するように指示する。アドレ
ス変換回路６は、バッファ回路５に一時記憶されたアド
レスを、あらかじめ設定されたアドレス変換テーブルに
より、システムバス１２上のアドレス領域１８のアドレ
スに変換し、システムバス接続回路７に送り出し、バッ
ファ回路５に一時記憶されたデータは、そのままシステ
ムバス接続回路に送出する。システムバス接続回路７は
上記アドレスおよびデータをシステムバス１２に送り出
し。
クル終了信号１３をＣＰＵ １ ｋこ返送する。上記Ｃ
ＰＵＩは上記１４および１３のバスサイクル終了信号を
受信すると、上記動作のＣＰＵバスサイクルを終了させ
、つぎの動作に移る。制御回路８は、さらに外部バスサ
イクル終了信号１４をＣＰＵＩに返送する前に、システ
ムバス制御装置３使用中フラグを立て、バッファ回路５
に、上記動作によりＣＰＵバス１１に出力されているア
ドレスおよびデータを、−時記憶するように指示し、シ
ステムバス接続回路７をシステムバスに接続し、また、
アドレス変換回路６に接続するように指示する。アドレ
ス変換回路６は、バッファ回路５に一時記憶されたアド
レスを、あらかじめ設定されたアドレス変換テーブルに
より、システムバス１２上のアドレス領域１８のアドレ
スに変換し、システムバス接続回路７に送り出し、バッ
ファ回路５に一時記憶されたデータは、そのままシステ
ムバス接続回路に送出する。システムバス接続回路７は
上記アドレスおよびデータをシステムバス１２に送り出
し。
補助記憶装置９に書込み動作を行う、。補助記憶袋＠９
は書込み動作を終了すると、システムバス終了信号１５
を制御回路８に返送し、制御回路８はシステムバス接続
回路７に、システムバスサイクル終了を指示し、システ
ムバス１２からシステムバス接続回路７を切離し、補助
記憶装置９への書込み動作を終了させる。さらに制御回
路８はシステムバス制御装置３使用中フラグをリセット
し、つぎのアクセスに備える。上記実施例においては、
連続して同時書込みアドレス領域１６に書込み動作が発
生した場合に、補助記憶装置９への書込み動作が終了し
、制御回路８のシステムバス制御装置３使用中フラグが
リセットされるまで、つぎの書込み動作が待合わせとな
るため、ＣＰＵバス１１がこの間保留され、本発明の効
果が低減するという問題が生じる。上記問題を解決する
ためには、バッファ回路５をファーストイン、ファース
トアウト形の一時記憶装置とし、連続した書込み動作を
複数受付出来る構成としておけばよい。ＣＰＵＩからの
同時書込みアドレス領域１６への読出しアクセス時には
、制御回路８は直ちに外部バスサイクル終了信号１４Ｃ
ＰＵ１に返送し、ＣＰＵ１からのアクセスは、主記憶装
置２からの内部バスサクル終了信号１３により終了する
。
は書込み動作を終了すると、システムバス終了信号１５
を制御回路８に返送し、制御回路８はシステムバス接続
回路７に、システムバスサイクル終了を指示し、システ
ムバス１２からシステムバス接続回路７を切離し、補助
記憶装置９への書込み動作を終了させる。さらに制御回
路８はシステムバス制御装置３使用中フラグをリセット
し、つぎのアクセスに備える。上記実施例においては、
連続して同時書込みアドレス領域１６に書込み動作が発
生した場合に、補助記憶装置９への書込み動作が終了し
、制御回路８のシステムバス制御装置３使用中フラグが
リセットされるまで、つぎの書込み動作が待合わせとな
るため、ＣＰＵバス１１がこの間保留され、本発明の効
果が低減するという問題が生じる。上記問題を解決する
ためには、バッファ回路５をファーストイン、ファース
トアウト形の一時記憶装置とし、連続した書込み動作を
複数受付出来る構成としておけばよい。ＣＰＵＩからの
同時書込みアドレス領域１６への読出しアクセス時には
、制御回路８は直ちに外部バスサイクル終了信号１４Ｃ
ＰＵ１に返送し、ＣＰＵ１からのアクセスは、主記憶装
置２からの内部バスサクル終了信号１３により終了する
。
つぎにＣＰＵＩがＣＰＵバス１１上の非同時書込みアド
レス領域１７に書込みまたは読出しアクセスを行った場
合について説明する。上記アドレス領域１７ヘアクセス
が発生すると、アドレス識別回路４はこれを識別し制御
回路８に通知する。制御回路８は直ちに外部バスサイク
ル終了信号１４をＣＰＵ１に送出する。これにより、上
記ＣＰｔＪ１は主記憶装置からの内部バスサイクル終了
信号１３を受信すると、このアクセスを終了する。
レス領域１７に書込みまたは読出しアクセスを行った場
合について説明する。上記アドレス領域１７ヘアクセス
が発生すると、アドレス識別回路４はこれを識別し制御
回路８に通知する。制御回路８は直ちに外部バスサイク
ル終了信号１４をＣＰＵ１に送出する。これにより、上
記ＣＰｔＪ１は主記憶装置からの内部バスサイクル終了
信号１３を受信すると、このアクセスを終了する。
つぎにＣＰＵＩがシステムバス１２上のアドレス領域１
９または２０への書込みまたは読出しアクセスを行った
場合について説明する。上記アドレス領域１９．２０に
アクセスが発生すると、アドレス識別回路４はこれを識
別し制御回路８に通知する。制御回路８は直ちに内部バ
スサイクル終了信号１３をＣＰＵＩに送出し、システム
バス接続回路７をＣＰＵバス１１およびシステムバス１
２に接続することを指示し、システムバス１２経由で補
助記憶装置９または入出力装置制御装置１０にアクセス
する。補助記憶装置９または入出力装置１０は書込みま
たは読出し動作が終了すると、システムバスサイクル終
了信号１５を制御回路８に送出する。上記制御回路８は
上記信号を受けて、外部バスサイクル終了信号１４をＣ
ＰＵ１に返送する。ＣＰＵＩは以上により上記アクセス
を終了する。
９または２０への書込みまたは読出しアクセスを行った
場合について説明する。上記アドレス領域１９．２０に
アクセスが発生すると、アドレス識別回路４はこれを識
別し制御回路８に通知する。制御回路８は直ちに内部バ
スサイクル終了信号１３をＣＰＵＩに送出し、システム
バス接続回路７をＣＰＵバス１１およびシステムバス１
２に接続することを指示し、システムバス１２経由で補
助記憶装置９または入出力装置制御装置１０にアクセス
する。補助記憶装置９または入出力装置１０は書込みま
たは読出し動作が終了すると、システムバスサイクル終
了信号１５を制御回路８に送出する。上記制御回路８は
上記信号を受けて、外部バスサイクル終了信号１４をＣ
ＰＵ１に返送する。ＣＰＵＩは以上により上記アクセス
を終了する。
上記実施例によれば、高速の主記憶装置と低速の補助記
憶装置に同時書込み動作を行っても、ＣＰＵバスの保留
時間を増大させ、ＣＰＵの動作速度を低下させることが
ないという効果がある。
憶装置に同時書込み動作を行っても、ＣＰＵバスの保留
時間を増大させ、ＣＰＵの動作速度を低下させることが
ないという効果がある。
つぎに、上記実施例の一応用例を第３図および上記第１
図、第２図を用いて説明する。本応用例の構成を示す第
３図において、１７ａは０系ＣＰＴＪシステム、１７ｂ
は１系ＣＰＵシステム、１ａおよび１ｂはＣＰＵ、２ａ
および２ｂは主記憶装置、３ａおよび３ｂはシステムバ
ス制御装置、９ａおよび９ｂは補助記憶装置、１０ａお
よび１０ｂは入出力装置制御装置、ｌｌａおよびｌｌｂ
はＣＰＵバス、１２ａおよび１２ｂはシステムバス、１
６ａおよび１６ｂはバス接続装置、２１は交絡バスであ
る。本応用例は、上記実施例に示したシステムを二重化
した場合であり、一方のシステムは現用系、他方のシス
テムを予備系として動作する。上記予備系の装置は１通
常ＣＰＵ１ａまたは１ｂと主記憶袋［２ａまたは２ｂで
待機状態で動作しており、システムバス１２ａまたは１
２ｂは使用されていない。バス接続装置１６ａ、１６ｂ
は両システムのシステムバス１２ａ、 １２ｂを接続す
る装置で。
図、第２図を用いて説明する。本応用例の構成を示す第
３図において、１７ａは０系ＣＰＴＪシステム、１７ｂ
は１系ＣＰＵシステム、１ａおよび１ｂはＣＰＵ、２ａ
および２ｂは主記憶装置、３ａおよび３ｂはシステムバ
ス制御装置、９ａおよび９ｂは補助記憶装置、１０ａお
よび１０ｂは入出力装置制御装置、ｌｌａおよびｌｌｂ
はＣＰＵバス、１２ａおよび１２ｂはシステムバス、１
６ａおよび１６ｂはバス接続装置、２１は交絡バスであ
る。本応用例は、上記実施例に示したシステムを二重化
した場合であり、一方のシステムは現用系、他方のシス
テムを予備系として動作する。上記予備系の装置は１通
常ＣＰＵ１ａまたは１ｂと主記憶袋［２ａまたは２ｂで
待機状態で動作しており、システムバス１２ａまたは１
２ｂは使用されていない。バス接続装置１６ａ、１６ｂ
は両システムのシステムバス１２ａ、 １２ｂを接続す
る装置で。
必要により接続または切離しが可能である。１７ａを現
用系システム、１７ｂを予備系システムとすると、ＣＰ
Ｕ１ａからバス接続装置１６ａ、１６ｂを通して、予備
系の補助記憶装置９ｂまたは入出力装置制御装置１０ｂ
にアクセスすることができる。上記構成において、現用
系のＣＰ Ｕ １ ａが、第２図の同時書込みアドレス
領域１６に書込みアクセスを行うと、主記憶装置２ａと
システムバス制御装置３ａにより、現用系の補助記憶装
置９ａおよび予備系の補助記憶装置９ｂへ、バス接続装
置１６ａ、１６ｂを通して書込みを行うことができる。
用系システム、１７ｂを予備系システムとすると、ＣＰ
Ｕ１ａからバス接続装置１６ａ、１６ｂを通して、予備
系の補助記憶装置９ｂまたは入出力装置制御装置１０ｂ
にアクセスすることができる。上記構成において、現用
系のＣＰ Ｕ １ ａが、第２図の同時書込みアドレス
領域１６に書込みアクセスを行うと、主記憶装置２ａと
システムバス制御装置３ａにより、現用系の補助記憶装
置９ａおよび予備系の補助記憶装置９ｂへ、バス接続装
置１６ａ、１６ｂを通して書込みを行うことができる。
上記のように本応用例によれば、高速の主記憶装置と現
用系の補助記憶装置と予備系の補助記憶装置に、ＣＰＵ
の動作速度を低下させることなく。
用系の補助記憶装置と予備系の補助記憶装置に、ＣＰＵ
の動作速度を低下させることなく。
同時にデータを書込むことができるという効果があり、
予備系の補助記憶装置にも同時に書込むことができるの
で、現用系と予備系との切替を行った場合に、旧現用系
からのデータを引継ぐことができるという効果がある。
予備系の補助記憶装置にも同時に書込むことができるの
で、現用系と予備系との切替を行った場合に、旧現用系
からのデータを引継ぐことができるという効果がある。
上記のように本発明による複数記憶装置への同時書込み
方法は、ＣＰＵのバス上に接続された高速の主記憶装置
と、システムバス上に接続された補助記憶装置とを有す
る情報処理装置に用いる複数記憶装置への同時書込み方
法において、上記ＣＰＵが主記憶装置の特定アドレス領
域に書込み動作を行うと、上記アドレス領域を識別し補
助記憶装置のアドレス領域に対応した、あらかじめ設定
されたアドレスに同時書込み動作を行い、高速の主記憶
装置への書込み動作が終了するとＣＰＵに終了応答信号
を返送し、ＣＰｔＪはつぎの動作に移行するが、補助記
憶装置へのアクセスは、上記装置への書込み動作が終了
するまで継続する機能を有する、バス制御回路を設けた
ことにより、低速の補助記憶装置にもＣＰＵの処理速度
を低下させることなく、高速の主記憶装置と同時書込み
ができるので、データのバックアップを取り、かつ、Ｃ
ＰＵを高速で動作させることができるという効果がある
。
方法は、ＣＰＵのバス上に接続された高速の主記憶装置
と、システムバス上に接続された補助記憶装置とを有す
る情報処理装置に用いる複数記憶装置への同時書込み方
法において、上記ＣＰＵが主記憶装置の特定アドレス領
域に書込み動作を行うと、上記アドレス領域を識別し補
助記憶装置のアドレス領域に対応した、あらかじめ設定
されたアドレスに同時書込み動作を行い、高速の主記憶
装置への書込み動作が終了するとＣＰＵに終了応答信号
を返送し、ＣＰｔＪはつぎの動作に移行するが、補助記
憶装置へのアクセスは、上記装置への書込み動作が終了
するまで継続する機能を有する、バス制御回路を設けた
ことにより、低速の補助記憶装置にもＣＰＵの処理速度
を低下させることなく、高速の主記憶装置と同時書込み
ができるので、データのバックアップを取り、かつ、Ｃ
ＰＵを高速で動作させることができるという効果がある
。
第１図は本発明による複数記憶装置への同時書込み方法
の一実施例を示す構成図、第２図は上記実施例のアドレ
ス割付を示す図、第３図は上記実施例の応用例を示す構
成図である。 １・・ＣＰＵ ２・・・主記憶装置３・・
・システムバス制御装置 ４・・・アドレス識別回路 ９・・・補助記憶装置１２
・・システムバス １３ 内部バスサイクル終了信号 １４・外部バスサイクル終了信号 １９．２０・・・アドレス領域
の一実施例を示す構成図、第２図は上記実施例のアドレ
ス割付を示す図、第３図は上記実施例の応用例を示す構
成図である。 １・・ＣＰＵ ２・・・主記憶装置３・・
・システムバス制御装置 ４・・・アドレス識別回路 ９・・・補助記憶装置１２
・・システムバス １３ 内部バスサイクル終了信号 １４・外部バスサイクル終了信号 １９．２０・・・アドレス領域
Claims (1)
- 【特許請求の範囲】 １、ＣＰＵのバス上に接続された高速の主記憶装置と、
システムバス上に接続された補助記憶装置とを有する、
情報処理装置に用いる複数記憶装置への同時書込み方法
において、上記ＣＰＵが主記憶装置の特定アドレス領域
に書込み動作を行うと、上記アドレス領域を識別し、補
助記憶装置のアドレス領域に対応するあらかじめ設定さ
れたアドレスに同時に書込み動作を行い、高速の主記憶
装置への書込み動作が終了するとＣＰＵに終了応答信号
を返送し、ＣＰＵはつぎの動作に移行するが、補助記憶
装置へのアクセスは、上記装置への書込み動作が終了す
るまで継続する機能を有するバス制御回路を設けたこと
を特徴とする複数記憶装置への同時書込み方法。 ２、上記バス制御回路は、主記憶装置の特定アドレス領
域に書込み動作が連続した場合に、上記アドレスおよび
データを一時記憶するための、ファーストイン、ファー
ストアウト形の一時記憶回路を設けたことを特徴とする
特許請求の範囲第１項に記載した複数記憶装置への同時
書込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2235704A JPH04116744A (ja) | 1990-09-07 | 1990-09-07 | 複数記憶装置への同時書込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2235704A JPH04116744A (ja) | 1990-09-07 | 1990-09-07 | 複数記憶装置への同時書込み方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04116744A true JPH04116744A (ja) | 1992-04-17 |
Family
ID=16989995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2235704A Pending JPH04116744A (ja) | 1990-09-07 | 1990-09-07 | 複数記憶装置への同時書込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04116744A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6414649A (en) * | 1987-07-08 | 1989-01-18 | Fujitsu Ltd | Data buffer control system |
| JPH02216558A (ja) * | 1989-02-16 | 1990-08-29 | Nec Corp | メモリ制御方式 |
-
1990
- 1990-09-07 JP JP2235704A patent/JPH04116744A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6414649A (en) * | 1987-07-08 | 1989-01-18 | Fujitsu Ltd | Data buffer control system |
| JPH02216558A (ja) * | 1989-02-16 | 1990-08-29 | Nec Corp | メモリ制御方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5125081A (en) | Inter-configuration changing controller based upon the connection and configuration information among plurality of clusters and the global storage | |
| US7035956B2 (en) | Transmission control circuit, reception control circuit, communications control circuit, and communications control unit | |
| US5761728A (en) | Asynchronous access system controlling processing modules making requests to a shared system memory | |
| US6477607B1 (en) | Duplexing structure of switching system processor and method thereof | |
| JPH04116744A (ja) | 複数記憶装置への同時書込み方法 | |
| EP0169909B1 (en) | Auxiliary memory device | |
| JPS5845116B2 (ja) | 二重化記憶装置 | |
| JPS6218074B2 (ja) | ||
| JPS63180153A (ja) | キヤツシユ記憶のラインバツク制御方式 | |
| JPH0827761B2 (ja) | 二重化メモリの両系同時書込方法 | |
| JP3364751B2 (ja) | データ転送システム | |
| JP4110838B2 (ja) | メモリバックアップ回路 | |
| JPH06103026A (ja) | メモリシステム | |
| JPH03180959A (ja) | インターフェース回路 | |
| JPH056900B2 (ja) | ||
| JP2907102B2 (ja) | ファイルロード方式 | |
| JPH02211571A (ja) | 情報処理装置 | |
| JPH03296159A (ja) | Ｄｍａ装置のメモリアクセス方式 | |
| JPH047771A (ja) | 複合系システム | |
| JPH0823854B2 (ja) | 制御装置 | |
| JPH04333950A (ja) | 情報処理システム | |
| JPH06301634A (ja) | Ｄｍａ転送方式 | |
| JPH0429101B2 (ja) | ||
| JPH0650494B2 (ja) | 入出力制御装置におけるデータ転送方式 | |
| JPH01211158A (ja) | 制御装置多重化システムおよびメモリ空間制御方式 |