JPH04117720A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPH04117720A JPH04117720A JP2232892A JP23289290A JPH04117720A JP H04117720 A JPH04117720 A JP H04117720A JP 2232892 A JP2232892 A JP 2232892A JP 23289290 A JP23289290 A JP 23289290A JP H04117720 A JPH04117720 A JP H04117720A
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- Japan
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- flip
- output
- input
- flop
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Links
- 238000010586 diagram Methods 0.000 description 4
- 238000004806 packaging method and process Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入力回路に関し、特に、集積回路チップ上に設
けられた入力回路に関する。
けられた入力回路に関する。
一般に、集積回路に設けられた入力回路においては、“
Ｈ（ハイ）”または“Ｌ（ロー）”の論理レベルが入力
され、入力されたレベルに応じた論理レベルが出力され
る。第２図に示されるのは、従来の入力回路の一例の回
路図である。
Ｈ（ハイ）”または“Ｌ（ロー）”の論理レベルが入力
され、入力されたレベルに応じた論理レベルが出力され
る。第２図に示されるのは、従来の入力回路の一例の回
路図である。
第２図において、入力回路を形成する入力バッファ１８
は、ＰＭＯＳトランジスタ１４および１６と、ＮＭＯＳ
トランジスタ１５および１７とにより構成されており、
端子５６および５７からは、それぞれ所定の電源（Ｖｎ
ｏ）が供給されている。入力端子５５から入力される“
Ｈ”または“Ｌ”の論理レベルに対応して、第１の基準
電位（ＶＤＤレベル）または第２の基準電位（ＧＮＤレ
ベル）の論理信号が出力され、集積回路内に入力される
。
は、ＰＭＯＳトランジスタ１４および１６と、ＮＭＯＳ
トランジスタ１５および１７とにより構成されており、
端子５６および５７からは、それぞれ所定の電源（Ｖｎ
ｏ）が供給されている。入力端子５５から入力される“
Ｈ”または“Ｌ”の論理レベルに対応して、第１の基準
電位（ＶＤＤレベル）または第２の基準電位（ＧＮＤレ
ベル）の論理信号が出力され、集積回路内に入力される
。
このように構成される入力バッファ１８が応用されるシ
ステムとしては、入力端子が使用されずにオープンの場
合、または入力レベルが不定でフローティングの場合等
が考えられるが、入力端子５５に入力される信号がフロ
ーティングで、しかも人力バッファ１８のスレッショル
ド電位付近のレベルで入力された場合、ＣＭＯＳ構造に
より構成された入力バッファ１８のＰＭＯＳトランジス
タ１４．１６およびＮＭＯＳトランジスタ１５．１７は
、双方共に導通状態になり、ＶＤＤよりＧＮＤに対して
貫通電流が流れる結果となる。通常、このような場合に
は、集積回路チップを実装するプリント基盤上のＶＤＤ
またはＧＮＤと入力端子間に抵抗を接続して上記の貫通
電流の防止しているのが一般である。
ステムとしては、入力端子が使用されずにオープンの場
合、または入力レベルが不定でフローティングの場合等
が考えられるが、入力端子５５に入力される信号がフロ
ーティングで、しかも人力バッファ１８のスレッショル
ド電位付近のレベルで入力された場合、ＣＭＯＳ構造に
より構成された入力バッファ１８のＰＭＯＳトランジス
タ１４．１６およびＮＭＯＳトランジスタ１５．１７は
、双方共に導通状態になり、ＶＤＤよりＧＮＤに対して
貫通電流が流れる結果となる。通常、このような場合に
は、集積回路チップを実装するプリント基盤上のＶＤＤ
またはＧＮＤと入力端子間に抵抗を接続して上記の貫通
電流の防止しているのが一般である。
上述した従来の入力回路において１尾、入力端子に入力
される論理信号がフローティングの場合には、ＶＤｏか
らＧＮＤに対して貫通電流が流れ、その対応策として、
プリント基盤上のＶＤＤまたはＧＮＤと入力端子間に抵
抗を接続している。このため、集積回路のプリント基盤
上における部品数が増加し、実装密度が低下するという
欠点がある。
される論理信号がフローティングの場合には、ＶＤｏか
らＧＮＤに対して貫通電流が流れ、その対応策として、
プリント基盤上のＶＤＤまたはＧＮＤと入力端子間に抵
抗を接続している。このため、集積回路のプリント基盤
上における部品数が増加し、実装密度が低下するという
欠点がある。
本発明の入力回路は、入力端子を介して外部から入力さ
れる信号を波形整形する入力回路において、所定のＣＰ
Ｕから出力される第１のセット信号によりセットされ、
前記ＣＰＵから出力されるリセット信号によりリセット
される第１のフリップ７０ツブと、前記ＣＰＵから出力
される第２のセット信号によりセットされ、前記リセッ
ト信号によりリセットされる第２のフリップフロップと
、ドレインが所定の第１の基準電位に接続され、ソース
が前記入力端子に接続されて、ゲート電極が前記第１の
フリップフロップの出力により制御される第１のＭＯＳ
トランジスタと、ドレインが前記入力端子に接続され、
ソースが所定の第２の基準電位に接続されて、ゲート電
極が前記第２のフリップフロップの出力により制御され
る第２のＭＯＳトランジスタと、を備えて構成される。
れる信号を波形整形する入力回路において、所定のＣＰ
Ｕから出力される第１のセット信号によりセットされ、
前記ＣＰＵから出力されるリセット信号によりリセット
される第１のフリップ７０ツブと、前記ＣＰＵから出力
される第２のセット信号によりセットされ、前記リセッ
ト信号によりリセットされる第２のフリップフロップと
、ドレインが所定の第１の基準電位に接続され、ソース
が前記入力端子に接続されて、ゲート電極が前記第１の
フリップフロップの出力により制御される第１のＭＯＳ
トランジスタと、ドレインが前記入力端子に接続され、
ソースが所定の第２の基準電位に接続されて、ゲート電
極が前記第２のフリップフロップの出力により制御され
る第２のＭＯＳトランジスタと、を備えて構成される。
次に、本発明について図面を参照して説明する。第１図
は、本発明の一実施例を示す回路図である。第１図に示
されるように、本実施例は、ＰＭＯＳトランジスタ１，
３およびＮＭＯＳトランジスタ２，４を含む入カバッフ
ァフと、第１のＭＯＳトランジスタを形成するＰＭＯＳ
トランジスタ５と、第２のＭＯＳトランジスタを形成す
るＮＭＯＳトランジスタロと、第１の７リツ１フロブプ
を形成するＮＯＲ回路８．９を含むフリップフロップ１
２と、第２のフリ・ツブフロップを形成するＮＯＲ回路
１．０ 、１１を含むフリップフロップ１３と、を備え
て構成される。
は、本発明の一実施例を示す回路図である。第１図に示
されるように、本実施例は、ＰＭＯＳトランジスタ１，
３およびＮＭＯＳトランジスタ２，４を含む入カバッフ
ァフと、第１のＭＯＳトランジスタを形成するＰＭＯＳ
トランジスタ５と、第２のＭＯＳトランジスタを形成す
るＮＭＯＳトランジスタロと、第１の７リツ１フロブプ
を形成するＮＯＲ回路８．９を含むフリップフロップ１
２と、第２のフリ・ツブフロップを形成するＮＯＲ回路
１．０ 、１１を含むフリップフロップ１３と、を備え
て構成される。
第１図において、入力端子５１に対応する入カバッファ
アの動作については、前述の従来例の場合と同様である
。ＰＭＯ３トランジスタ５のドレインは、第１の基準電
位（ＶＤＤレベル）が供給される電源端子５４に接続さ
れ、ソースは入力端子５１に接続されており、ゲートに
は、フリップフロップ１２の出力が接続されている。ま
た、ＮＭＯＳトランジスタ６のドレインは入力端子５１
に接続され、ソースは第２の基準電位（ＧＮＤレベル）
に接続されており、ゲートには、フリップフロップ１３
の出力が接続されている。
アの動作については、前述の従来例の場合と同様である
。ＰＭＯ３トランジスタ５のドレインは、第１の基準電
位（ＶＤＤレベル）が供給される電源端子５４に接続さ
れ、ソースは入力端子５１に接続されており、ゲートに
は、フリップフロップ１２の出力が接続されている。ま
た、ＮＭＯＳトランジスタ６のドレインは入力端子５１
に接続され、ソースは第２の基準電位（ＧＮＤレベル）
に接続されており、ゲートには、フリップフロップ１３
の出力が接続されている。
所定のＣＰＵ （図示されない）から出力され、フリッ
プフロップ１２および１３に入力されるリセット信号１
０２が“Ｈ”レベルになると、ＮＯＲ回路９および１０
の出力レベルはＧＮＤレベルとなり、前記ＣＰＵから出
力されるセット信号１０１および１０３のレベルが“Ｌ
”レベルの間においては、ＰＭＯＳトランジスタ５およ
び６は共にＯＦＦの状態となるため、入力端子５１の入
力レベルは、そのまま人力バッファ７に対して入力され
る。
プフロップ１２および１３に入力されるリセット信号１
０２が“Ｈ”レベルになると、ＮＯＲ回路９および１０
の出力レベルはＧＮＤレベルとなり、前記ＣＰＵから出
力されるセット信号１０１および１０３のレベルが“Ｌ
”レベルの間においては、ＰＭＯＳトランジスタ５およ
び６は共にＯＦＦの状態となるため、入力端子５１の入
力レベルは、そのまま人力バッファ７に対して入力され
る。
なお、この場合、入力端子５１が使用されないでオープ
ンの状態にある場合、または入力レベルが不定で７０−
ティングの状態にある場合には、ＣＰＵから出力される
セット信号１０１あるいは１０３を“Ｈ”レベルにする
ことにより、ＮＯＲ回路８および１１の出力のレベルは
ＧＮＤレベルとなり、ＣＰＵから出力されるリセット信
号１０２のレベルが“Ｌ”レベルの間においては、ＰＭ
Ｏ５トランジスタ５あるいはＮＭＯＳ トランジスタ６
はＯＮの状態となり、入力端子５１のレベルは、ＶｏＤ
レベルあるいはＧＮＤレベルに設定される。
ンの状態にある場合、または入力レベルが不定で７０−
ティングの状態にある場合には、ＣＰＵから出力される
セット信号１０１あるいは１０３を“Ｈ”レベルにする
ことにより、ＮＯＲ回路８および１１の出力のレベルは
ＧＮＤレベルとなり、ＣＰＵから出力されるリセット信
号１０２のレベルが“Ｌ”レベルの間においては、ＰＭ
Ｏ５トランジスタ５あるいはＮＭＯＳ トランジスタ６
はＯＮの状態となり、入力端子５１のレベルは、ＶｏＤ
レベルあるいはＧＮＤレベルに設定される。
以上、詳細に説明したように、本発明は、半導体集積回
路の入力回路に適用されて、入力端子が使用されずにオ
ープンの状態にある場合、または入力レベルが不定でフ
ローティングの状態にある場合においても、入力回路に
おける貫通電流を防止することができるとともに、プリ
ント基盤上の部品数を削減し、実装密度を向上させるこ
とができるという効果がある。
路の入力回路に適用されて、入力端子が使用されずにオ
ープンの状態にある場合、または入力レベルが不定でフ
ローティングの状態にある場合においても、入力回路に
おける貫通電流を防止することができるとともに、プリ
ント基盤上の部品数を削減し、実装密度を向上させるこ
とができるという効果がある。
第１図は、本発明の一実１＠例の回路図、第２図は従来
例の回路図である。 図において、１，３，５，１４．１６・＝−Ｐ Ｍ Ｏ
Ｓトランジスタ、２．４，６．１５．１７−−−−−Ｎ
ＭＯＳトランジスタ、７．１８−・・・・入力バッファ
、８〜１１・・・−・ＮＯＲ回路、１２．１３・−・・
・フリ・ソブフロツア。
例の回路図である。 図において、１，３，５，１４．１６・＝−Ｐ Ｍ Ｏ
Ｓトランジスタ、２．４，６．１５．１７−−−−−Ｎ
ＭＯＳトランジスタ、７．１８−・・・・入力バッファ
、８〜１１・・・−・ＮＯＲ回路、１２．１３・−・・
・フリ・ソブフロツア。
Claims (1)
- 【特許請求の範囲】 入力端子を介して外部から入力される信号を波形整形
する入力回路において、 所定のＣＰＵから出力される第１のセット信号によりセ
ットされ、前記ＣＰＵから出力されるリセット信号によ
りリセットされる第１のフリップフロップと、 前記ＣＰＵから出力される第２のセット信号によりセッ
トされ、前記リセット信号によりリセットされる第２の
フリップフロップと、 ドレインが所定の第１の基準電位に接続され、ソースが
前記入力端子に接続されて、ゲート電極が前記第１のフ
リップフロップの出力により制御される第１のＭＯＳト
ランジスタと、 ドレインが前記入力端子に接続され、ソースが所定の第
２の基準電位に接続されて、ゲート電極が前記第２のフ
リップフロップの出力により制御される第２のＭＯＳト
ランジスタと、 を備えることを特徴とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2232892A JPH04117720A (ja) | 1990-09-03 | 1990-09-03 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2232892A JPH04117720A (ja) | 1990-09-03 | 1990-09-03 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04117720A true JPH04117720A (ja) | 1992-04-17 |
Family
ID=16946481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2232892A Pending JPH04117720A (ja) | 1990-09-03 | 1990-09-03 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04117720A (ja) |
-
1990
- 1990-09-03 JP JP2232892A patent/JPH04117720A/ja active Pending
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