JPH04117727A - カウンター回路 - Google Patents
カウンター回路Info
- Publication number
- JPH04117727A JPH04117727A JP23780190A JP23780190A JPH04117727A JP H04117727 A JPH04117727 A JP H04117727A JP 23780190 A JP23780190 A JP 23780190A JP 23780190 A JP23780190 A JP 23780190A JP H04117727 A JPH04117727 A JP H04117727A
- Authority
- JP
- Japan
- Prior art keywords
- output
- counter
- clock signal
- flop
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、論理回路に用いるカウンター回路に関し、
特にカウンターのホールド時間を充分にとったカウンタ
ー回路に関するものである。
特にカウンターのホールド時間を充分にとったカウンタ
ー回路に関するものである。
第３図は、論理回路に用いるカウンター回路を示す図で
あり、図において、１はカウンター、２はディレーフリ
ップフロップ、４はクロック信号、５はカウンター１か
ら出力されたキャリーアウト、６はディレーフリップフ
ロップ２から出力されたＱＣ出力、８はＯＲゲート、９
はＯＲゲート８から出力されたＯＲ出力である。また、
第４図は第３図におけるクロック信号４．キャリーアウ
ト５゜ＱＣ出力６．ＯＲ出力９の波形図である。
あり、図において、１はカウンター、２はディレーフリ
ップフロップ、４はクロック信号、５はカウンター１か
ら出力されたキャリーアウト、６はディレーフリップフ
ロップ２から出力されたＱＣ出力、８はＯＲゲート、９
はＯＲゲート８から出力されたＯＲ出力である。また、
第４図は第３図におけるクロック信号４．キャリーアウ
ト５゜ＱＣ出力６．ＯＲ出力９の波形図である。
次に動作について説明する。
カウンター１にクロック信号（ＣＬＫ）４を入力して、
カウンター値か全て“１ “になった時、キャリーアウ
ト（Ｃｏ）５が“１ “となって出力する。次いで、出
力した上記キャリーアウト（ＣＯ）５のパルスをディレ
ーフリップフロップ２に入力し、該ディレーフリップフ
ロップ２て上記キャリーアウト（ＣＯ）５を、上記クロ
ック信号（ＣＬＫ）４の立ち上かりエツジでデイレ−さ
せて、ＱＣ出力を出力する。次いて、該ＱＣ出力６と上
記クロック信号（ＣＬＫ）４をＯＲゲート（負論理）８
に入力し、該ＯＲゲート８から出力したＯＲ出力９を上
記カウンター１のＬＯＡＤに入力する。そして第４図の
４の矢印↑て上記カウンター１を“０“からカウント・
アップさせる。
カウンター値か全て“１ “になった時、キャリーアウ
ト（Ｃｏ）５が“１ “となって出力する。次いで、出
力した上記キャリーアウト（ＣＯ）５のパルスをディレ
ーフリップフロップ２に入力し、該ディレーフリップフ
ロップ２て上記キャリーアウト（ＣＯ）５を、上記クロ
ック信号（ＣＬＫ）４の立ち上かりエツジでデイレ−さ
せて、ＱＣ出力を出力する。次いて、該ＱＣ出力６と上
記クロック信号（ＣＬＫ）４をＯＲゲート（負論理）８
に入力し、該ＯＲゲート８から出力したＯＲ出力９を上
記カウンター１のＬＯＡＤに入力する。そして第４図の
４の矢印↑て上記カウンター１を“０“からカウント・
アップさせる。
従来のカウンター回路は以上のように構成されているの
で、第４図の４で示すクロック信号の矢印↑から、ＯＲ
出力の立ち上かりまての時間Ｔ。
で、第４図の４で示すクロック信号の矢印↑から、ＯＲ
出力の立ち上かりまての時間Ｔ。
（カウンターのホールド時間）を充分にとることかでき
ず、誤動作をするなどの問題点があった。
ず、誤動作をするなどの問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、カウンター回路におけるＴ□ （カウンタ
ーのホールド時間）を充分にとり、誤動作を防ぐことの
できるカウンター回路を得ることを目的とする。
れたもので、カウンター回路におけるＴ□ （カウンタ
ーのホールド時間）を充分にとり、誤動作を防ぐことの
できるカウンター回路を得ることを目的とする。
この発明に係るカウンター回路は、カウンターを１７０
ＡＤするパルスを生成する２段のディレーフリップフロ
ップを備えたものである。
ＡＤするパルスを生成する２段のディレーフリップフロ
ップを備えたものである。
この発明においては、カウンターをＬＯＡＤするパルス
を生成する２段のディレーフリップフロップを備えたか
ら、Ｔ、（カウンターのホールド時間）を充分にとるこ
とかでき、これにより誤動作を防ぐことかできる。
を生成する２段のディレーフリップフロップを備えたか
ら、Ｔ、（カウンターのホールド時間）を充分にとるこ
とかでき、これにより誤動作を防ぐことかできる。
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例によるカウンター回路を示す回路
図であり、図において、第３図と同一符号は同−又は相
当部分を示し、また３は第２のディレーフリップフロッ
プ、７は第２のディレーフリップフロップ３から出力さ
れた第２のＱＣ出力である。また、第２図は第１図にお
けるクロック信号４．キャリーアウト５．ＱＣ出力６゜
第２のＱＣ出力を示す波形図である。
図は本発明の一実施例によるカウンター回路を示す回路
図であり、図において、第３図と同一符号は同−又は相
当部分を示し、また３は第２のディレーフリップフロッ
プ、７は第２のディレーフリップフロップ３から出力さ
れた第２のＱＣ出力である。また、第２図は第１図にお
けるクロック信号４．キャリーアウト５．ＱＣ出力６゜
第２のＱＣ出力を示す波形図である。
次に動作について説明する。
カウンター１にクロック信号（ＣＬＫ）４を入力して、
カウンター値か全て“１ “になった時、キャリーアウ
ト（ＣＯ）５か“】 “どなって出力する。次いで、出
力した上記キャリーアウト（ＣＯ）５のパルスをディレ
ーフリップフロップ２に入力し、該ディレーフリップフ
ロップ２て上記キャリーアウト（ＣＯ）５を、上記クロ
ック信号（ＣＬＫ）４の立ち上かりエツジでデイレ−さ
せて、ＱＣ出力６を出力する。次いで、出力した上記Ｑ
Ｃ出力６を第２のディレーフリップフロップ３のＤに入
力し、該第２のディレーフリップフロップ３て上記ＱＣ
出力６を、上記クロック信号（ＣＬＫ）４の立ち上かり
エツジでデイレ−させて、上記クロック信号（ＣＬＫ）
４の立ち上がりエツジより、上記クロック信号（ＣＬＫ
）４の半周期分ずれて立ち上がるＱＣ出カフを出力し、
該ＱＣ出カフをカウンター１のＬＯＡＤに入力する。
カウンター値か全て“１ “になった時、キャリーアウ
ト（ＣＯ）５か“】 “どなって出力する。次いで、出
力した上記キャリーアウト（ＣＯ）５のパルスをディレ
ーフリップフロップ２に入力し、該ディレーフリップフ
ロップ２て上記キャリーアウト（ＣＯ）５を、上記クロ
ック信号（ＣＬＫ）４の立ち上かりエツジでデイレ−さ
せて、ＱＣ出力６を出力する。次いで、出力した上記Ｑ
Ｃ出力６を第２のディレーフリップフロップ３のＤに入
力し、該第２のディレーフリップフロップ３て上記ＱＣ
出力６を、上記クロック信号（ＣＬＫ）４の立ち上かり
エツジでデイレ−させて、上記クロック信号（ＣＬＫ）
４の立ち上がりエツジより、上記クロック信号（ＣＬＫ
）４の半周期分ずれて立ち上がるＱＣ出カフを出力し、
該ＱＣ出カフをカウンター１のＬＯＡＤに入力する。
このように本実施例によれば、カウンター１をＬＯＡＤ
するパルスを生成する２段のディレーフリップフロップ
２，３を備えたので、Ｔ、（カウンターのホールド時間
）を充分にとることができ、誤動作を防ぐことができる
。
するパルスを生成する２段のディレーフリップフロップ
２，３を備えたので、Ｔ、（カウンターのホールド時間
）を充分にとることができ、誤動作を防ぐことができる
。
なお、本発明は任意のｎビット（ｎ：整数）のカウンタ
ーに適用できるものであることはいうまでもない。
ーに適用できるものであることはいうまでもない。
以上のように本発明のカウンター回路によれば、カウン
ターをＬＯＡＤするパルスを生成する２段のディレーフ
リップフロップを備えたので、Ｔ。
ターをＬＯＡＤするパルスを生成する２段のディレーフ
リップフロップを備えたので、Ｔ。
（カウンターのホールド時間）を充分にとることかでき
、誤動作を防ぐことかできるという効果がある。
、誤動作を防ぐことかできるという効果がある。
第１図はこの発明の一実施例によるカウンター回路を示
す回路図、第２図は第１図の動作を説明するためのタイ
ミングチャートを示す図、第３図は従来のカウンター回
路の回路図、第４図は第３図の動作を説明するためのタ
イミングチャートを示す図である。 図において、１はカウンター ２はディレーフリップフ
ロップ、３は第２のディレーフリップフロップ、４はク
ロック信号、５はキャリーアウト、６ｆｔＱＣ出力、７
は第２のＱＣ出力、８はＯＲゲート、９はＯＲ出力であ
る。 なお図中同一符号は同−又は相当部分を示す。
す回路図、第２図は第１図の動作を説明するためのタイ
ミングチャートを示す図、第３図は従来のカウンター回
路の回路図、第４図は第３図の動作を説明するためのタ
イミングチャートを示す図である。 図において、１はカウンター ２はディレーフリップフ
ロップ、３は第２のディレーフリップフロップ、４はク
ロック信号、５はキャリーアウト、６ｆｔＱＣ出力、７
は第２のＱＣ出力、８はＯＲゲート、９はＯＲ出力であ
る。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）ｎビットのカウンターを備えたカウンター回路に
おいて、 上記カウンターをロードするパルスを生成する２段のデ
ィレーフリップフロップを備えたことを特徴とするカウ
ンター回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23780190A JPH04117727A (ja) | 1990-09-06 | 1990-09-06 | カウンター回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23780190A JPH04117727A (ja) | 1990-09-06 | 1990-09-06 | カウンター回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04117727A true JPH04117727A (ja) | 1992-04-17 |
Family
ID=17020620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23780190A Pending JPH04117727A (ja) | 1990-09-06 | 1990-09-06 | カウンター回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04117727A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009545262A (ja) * | 2006-07-31 | 2009-12-17 | モサイド・テクノロジーズ・インコーポレーテッド | クロックエッジ復元を有するパルスカウンタ |
| CN106771965A (zh) * | 2016-12-02 | 2017-05-31 | 武汉新芯集成电路制造有限公司 | D触发器保持时间的测量电路及测量方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5516587A (en) * | 1978-07-24 | 1980-02-05 | Seiko Epson Corp | Programmable divider |
| JPS5566141A (en) * | 1978-11-13 | 1980-05-19 | Nec Corp | Programmable counter |
| JPS631115A (ja) * | 1986-03-28 | 1988-01-06 | テクトロニツクス・インコ−ポレイテツド | パルス発生回路 |
-
1990
- 1990-09-06 JP JP23780190A patent/JPH04117727A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5516587A (en) * | 1978-07-24 | 1980-02-05 | Seiko Epson Corp | Programmable divider |
| JPS5566141A (en) * | 1978-11-13 | 1980-05-19 | Nec Corp | Programmable counter |
| JPS631115A (ja) * | 1986-03-28 | 1988-01-06 | テクトロニツクス・インコ−ポレイテツド | パルス発生回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009545262A (ja) * | 2006-07-31 | 2009-12-17 | モサイド・テクノロジーズ・インコーポレーテッド | クロックエッジ復元を有するパルスカウンタ |
| CN106771965A (zh) * | 2016-12-02 | 2017-05-31 | 武汉新芯集成电路制造有限公司 | D触发器保持时间的测量电路及测量方法 |
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