JPS631115A - パルス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は・ぐルス発生回路、特に、入力クロック信号を
受けてこれに関連する任意の出力パルスをデジタル制＠
により発生するパルス発生回路に関する。

〔従来の技術〕

パルス発生回路の１つの用途は、例えばデジタルオシロ
スコープである。デジタルオシロスコープでは、デジタ
ル的【取込時点を変えて入力信号の多数のサンプルを取
込み、デジタル的に記憶する。その後、この記憶データ
を低速で読出して陰極線管（ＣＲＴ）上に表示すること
ができる。

入力信号のサンプルを次々と取込む時点は、入力トリガ
信号を基準にして変化し、この時点はデジタルカウンタ
によって都合よく決められる７例えば、デジタルカウン
タに予め数値を設定した後。

計数動作を開始し、所定の最終１直に達したとき、信号
サンプリング（ストローブ）パルスを発生するようにす
る。

従来、このようなサンプリング時点全決定する目的とし
てのカラ／りには、４６１１作の正確さ及び計数速度の
速さの故に、同期カウンタを用いてきた。

同期カウンタの特徴は、共通りロンジ・々ルスＶ′ｃよ
り全カウンク段の状態反転を全段がイネーブルであれば
同時に起こすことである。計数値が所定の最終値に達す
ると、この最終値は即座に検出され。

Ｎ号ｖンプリング・イルスの発生時点が定められる。

〔発明が解決しようとする問題点〕

同期カウンタの全段は同一クロック信号によりクロック
駆動てれ、同時に状態反転を起こす筈であるが、実際に
はそうならない。また、高速カウンタにおいてはクロッ
ク分配に関する問題も生じる。

即ち、成る回路構成の個々の同期カウンタにおいては、
不特定のカウンタ段の状態反転が他の段の状態反転より
早く起こることがあり、実際、すべてのカウンタ段が予
期できないバラノ９うの時点で状態反転を起こすことも
あシ得る。この九め、各カウンタ段は、現実には、正確
な時間測定をすれば、同期して動作せず、それによって
発生するサンプリング・やルスは、正確な予定時間（即
ち、他の丈ンプリングパルスと適切な相互関係にある時
間）に発生しない。その結果、たとえ同期カウンタの構
成が比較的複雑かつ高価であっても、それから得られる
タイミング情報は、さほど正確ではなく信頼できなかっ
た。それ故、高速動作ではサンプリング動作が不正確に
なシジツタを生じた。

したがって、本発明の目的は、高精度かつ低ジツタの・
々ルス発生回路を提供することである。

本発明の他の目的は、出力パルス幅を正確に予期でき、
且つプログラム可能な 一＃；にパルス発生回路を提供することである。

本発明の更に他の目的は、安価且つ高精度の遅延・卆ル
スを発生する／４’ルス発生回路を提供することである
。

〔問題点を解決するための手段と作用〕本発明のノ々ル
ス発生回路の特定実施例は、グリロード可能なリップル
カウンタ（即ち、非同期カウンタ）と、このカウンタが
所定値に達したことを検出する検出手段とを有する。非
同期カウンタでは、第１カウンタ段のみがシステムクロ
ックを受け、それに引き続き各カウンタ段は順次後続の
カウンタ段をトリガする。最終計数値のデコードの際、
成るカウンタ段１例えば最初にクロック駆動される第１
カウンタ段が、正確な予定時点で予め定めた粂注″に満
たす最後のカウンタ段となる。

第１カウンタ段の出力に連動して最終計数値を決定する
出力を発生する他のカウンタ段の計数値状態は、常に、
第１カウンタ段が最後にその状態を反転する時点よυ前
に安定状態となっているので。

所望の経過時間を検出する際に不確定性は存在しない。

本発明の別の側面では、サンプリングノールス、即ち出
力・臂ルスは、最終計数の時点で出力開始され、°高速
側１カウンタ段（即ち、選択した下位ａｌｌカウンタ設
）の出力から部分計数値がデコードされたとき、出力停
止される。したがって、出力パルスの停止時点は正確に
予め設定できるので、所望のパルス幅の出力パルスが正
確に得られる。

選択したカウンタ段の全出力が予め設定した条件に達し
た時にデコード信号を出力するｔめに、後続のカウンタ
段の駆動以前に第１段のカウンタ段が反転する時点に最
終計数値が好適に検出嘔れる。

〔実施例〕

第１図は、本発明によるパルス発生回路の一実施例を示
す回路図である。このパルス発生回路は、連続したフリ
ップフロップ（ＦＦ）段（１馬αａ、（１３，α尋から
成る非同期（リップル）カウンタα０）を有する。第１
ＦＦ段αＭのクロック入力端にはシステムクロック（入
力クロック）が印加されるが、次ＯＦＦ段□□□のクロ
ック入力端には第１　ＦＦ段ＨのＱ、出力が印加される
。

同様にして、各ＦＦ段は順次後段ＯＦＦ段をクロック（
トリガ）駆動する。即ち、このカウンタＯＱの特徴は、
各ＦＦ段がその１つ置きの状態反転に応じて次ＦＦ段を
動作させる波及的カウンタ動作にある。

カウンタ（１０）の詳細なタイミング波形図を第２図に
示す。この図において、入力クロックは’　ＣＬＫ”で
示し、各ＦＦ段のＱ出力は夫々ＱＯ、Ｑ１＋Ｑ２　＋Ｊ
で示した。この図から牛」るとおり、入力クロックの各
立下シ縁でＦＦ段αυのＱＯ比出力変化している。同様
に、ＦＦ段（１１）のＱＯ比出力立下シ録でＦＦ段（６
）のＱ。

出力が変化している。このように、　ＦＦ段αＤの１つ
置きの状態変化によってＦＦ段（社）に変化が生じ、同
じ（ＦＦ段（至）及びＦＦ段α→によっていわゆる当業
者に周知の形式で分周された出力を発生する。ＦＦ段段
端４、カウンタＣ１Ｏの全Ｑ出力で表わされる２進計数
値の最上位桁を発生するので最上位段と考えられ、ＦＦ
段α刀は２進計数値の最下位桁を発生するので最下位段
と考えられる。また、ＦＦ段αコは、その状態変化が最
も頻繁に起こるので″最高速”段である。

第２図のタイミング波形図から判るように、ＦＦ段（社
）のＱ１出力の状態変化は、その動作の遅延に起因して
、ＦＦ段（１１）のＱ。出力の立下シ変化の後に生じる
。同様に、ＦＦ段αｊ、α４のＱ２．Ｑ、出力は、各々
がトリが駆動された後、若干の時間経過後に変化する。

この特徴は、１つのＦＦ段（即ち、最下位、最高速ＦＦ
段α１））の状態変化の検出を基本とする本発明のパル
ス発生回路に好適に採用される。

第１図の回路に戻り、ＦＦ段αωは、入力クロックを受
けるためにＩ）−ＦＦ　（またはラッチ）αＱによって
イネーブルされる。Ｄ−ＦＦ　（１０は、そのＤ入力端
に高（正）電圧を印加され、クロック入力端Ｃにこの回
路の入力トリがを受ける。図示せずも、この入力トリが
信号はカウンタ回路を駆動する入力クロック信号発生器
もトリが駆動する。即ち、入力クロック信号発生器とし
て通常は発振を停止し、トリが信号を受けると発振動作
を開始する周知のトリが起劾壓クロック発生回路を使用
し得る。従って、入力トリガ信号と入力クロック信号と
の間に時間的不確定性は生じないことに注目されたい。

尚、入力トリガ信号と入力クロック信号の非同期が問題
とならない場合には、もちろん普通の定常型クロック信
号発生器を使用してもよい。オシロスコープのサンプリ
ング動作では、−般に入力）　ＩＪガは、成る時間イベ
ント（即ち、表示・監視されるべき信号の発生）に関連
付けられる。Ｄ−ＦＦαＱのＱ出力は、ＦＦα追のイネ
ーブル入力端ＥＮに印加されるだけでなく、最終計数値
（ターミナルカラン）　＝　Ｔ、Ｃ，）デコーダを構成
するＡ、’ＪＤゲート０→の１入力端に印加される。Ａ
ＮＤ　ｙ　−トαａの他の入力端には、カウンタαＱの
各ＦＦ段α１１．Ｑ２．αｊ。

α→のＱ出力が印加される□ 部分計数値（）！−シャルカウント＝　Ｐ、Ｃ，）デコ
ーダを構成するＮＡＮＤゲート（１）は、その入力端に
各ＦＦ段ｑ］）、（２）、ａ３のＱ出力を受ける。ダー
ト（イ）（及びグー）　Ｍ）へ入力されるＦＦ段の田力
数は、選択的問題であり、この回路が出力する最終出力
、即ちサンプリングパルスの特性に応じて予め定まる。

概して言えば、ＮＡＮＤゲート（１）への入力は、カウ
ンタαｑの下位側（高速側）のＦＦ’段（この実施例で
はＦＦ段σ〃、（２）、Ｑ３）の出力である（以下の駈
明で、高論理状態七“１″、低論理状態ｔ゛０″で表す
。ルＡｌ’ＪＤゲート製及びＮＡＮＤゲートに）の両出
力は、夫夫マルチプレクサ（ＭＵＸ）に）のＡ及びＢ入
力端に入力される。ＭＵＸ（４）は、選択入力ＳＫ応じ
て両入力の一方全選択して出力端Ｙに出力する。選択入
力Ｓが０″のとき、入力ＡがＭＵＭ翰の出力端ＹＫ出力
される。

ＭＵＭの出力端ＹはＤ−ＦＦ（ハ）のＤ入力端に接続さ
れる。Ｄ−ＦＦ（財）は、そのＱｌｔｌ力端にこのノ４
ルス発生回路の最終出力（サンプリングパルス）　ＯＵ
Ｔ、　全力力線（ホ）へ出力する。Ｄ−ＦＦ（ハ）のＱ
出力ＯＵＴ、は■■翰の選択入力Ｓとしても利用され、
更にＡＮＤケ°−ト（至）の−万の入力端へも入力され
る。ＡＮＤ　）ｒ’　−）翰の他方の入力端は、ＭＵＸ
（イ）のＹ出力を禁止入力として受ける。Ｄ−ＦＦ（ハ
）は入力クロック信号によってクロック駆動される。

ＡＮＤダート（ハ）の出力はロードＦＦ’Ｃ３ＱのＤ入
力端に入力される。ロードＦＦ■は、入力クロックを受
けて、そのＱ出力端にカウンタ四のロード信号を発生す
る。この信号はイネーブル停止ダート（ロ）へも入力さ
れる。出力ＦＦ（財）及びロードＦＦ■のもクリア入力
端ＣＬＲには初期化信号線（ハ）が９ｊ　ＧＮされ、Ｆ
Ｆ（１）のプリセット入力端には遠隔ロード線（至）が
接続される。

ロードＦ’ＦｐｑＯＱｌｆｌ力端からの出力線０■上の
ロード信号は各ＡＮＤ　ｆ−）　Ｑ優、α■、（６）、
（９）に入力され、これらのＡ３ＪＤゲートの出力は夫
々ＦＦ　（１１，１、（６）、αＪ。

α・９のロード（セント）入力端ＬＫ接傍される。ＡＮ
Ｄゲート０９〜（ト）がロード信号によってイネーブル
されたとき、入力ロードｒ−メは、最下位のプ１７　。

−ド数値がゲート０むｊ遇し、最上位のプリロード数値
がゲート■を通過するようにＡＮＤグー）１１）〜■の
他方の入力端に印加される。カウンタαＱの各ＦＦ段は
簡略化して示したものであり、ロード前にカウンタＱ（
１“０”にするため、当業者に周知の方法で各ＦＦ段に
リセット信号（図示せず）を印加することは容易に理解
されよう。

次に、第１図の回路の全体の動作全説明する。

まず、リード線（至）に初期化・ヤルスを与えてＦＦ（
ハ）。

■をその百出力信号が“０″となるようにクリアする。

カウンタα０には入力ロードデータがロードされており
、　ＦＦαＱの出力は、初め、カウンタ明及び最終計数
値デコーダ（ＡＮＤゲートα樽）ヲ共にディスエーブル
するように°０”となっているものとする。このとき、
ＭＵＸ（イ）は、ＡＮＤダート（Ｉ→の出力を選択して
いる。そこで、ＦＦ（ｉｆ３のＣ入力端に入力トリガの
アクティブ変化が入力されると、カウンタＱＯの動作が
開始する。ＦＦＱＩＣＩＱ出力は１１になり、１１ＦＦ
段αの及び椰グー）　Ｑｌをイネーブルする。

カウンタＱＯｆｉ、ＦＦ段ｑηのＣ入力端に印加された
入力クロックパルスの計数を第２図のように（即ち、各
ＦＦ段が順次ＯＦＦ段をトリガして各ＦＦ段に１＠次分
局され次出力を発生するように）、椰ゲートα樽の入力
により定まる最終計数値まで継続する。この例では、Ｆ
Ｆ　０１）〜α４の各Ｑ出力が“１″になったとき、Ａ
ＮＤゲートＯ→の出力が発生し、これはＭＵＸ（イ）を
介してＦＦ（２Ｉ９のＣ入力端に印加される。

ＡＮＤゲート０椴の出力は最終計数値Ｔ、Ｃ，で表わし
、第２図ではパルス■として示している。第１図の接続
関係では、時点Ｔ’＋ｓの直後、即ち、Ｑｌ、Ｑ２．Ｑ
３が予め１１のときＱｏが１”になったときＴ、Ｃ，信
号が発生する。初め全ＦＦ’段がＴＯの時点のクロック
縁で０＃にリセットてれていたとすれば、Ｔ、Ｃ。

パルスは、入力トリガが時点ＴＯで発生したとして時点
Ｔｏから１５クロック周期グラスＦＦ　（１１）及びダ
ート（ハ）の回路遅延時間経過後に発生する。このＴ、
Ｃ。

パルスは、時点Ｔ１６（即ち、Ｔｏ’　）からＦＦαめ
及びダート（至）の回路遅延時間経過後に、ＦＦ　（１
１）のＱＯ比出力“０”になるので、その直後まで継続
する。

Ｑｏ比出力時点Ｔ１５の直後に立上る時点は一義的に正
確に定まるので、Ｔ、Ｃ，パルスＣ６１の発生時点の不
確定性は全くないことに留意されたい。他方、同期カウ
ンタのように全ＦＦ段が同時に切換わるならば、Ｑ、　
、Ｑ２　、Ｑ５が′１”でＱ、が降下する時点Ｔ１４で
誤出力パルスが発生する可能性がある。同じく、時点Ｔ
＋２においても、あるいは他の時点においても、全ＦＦ
段が一時的にイネーブルされたときに誤出力・母ルスが
発生し得る。しかし、各Ｐ″Ｆ段の状態変化が個別の時
点に起こる非同期（リップル）カウンタでは、経過時間
（この例では時点Ｔ１５の直後）の検出は偽実に行える
。

ＱＯ比出力立上り縁で（即ち、ＦＦ段（１〃のＱＯ比出
力次ＦＦ段に）を駆動する前にＦ’Ｆ段Ｃ１１）のアク
ティブ出力を検出することによって）　Ｔ、Ｃ，パルス
η６つを発生することが望ましいが、検出時間及びパル
スを出力するまでの時間を長くする為に各ＦＦ段の予め
定めた他の粂件に応じてＴ、Ｃ０／４’ルスを発生させ
ることも可能である。

引き続き第１し１の回路動作を説明する。ＭＵＸ盤を介
してＴ、Ｃ，パルスが出力ＦＦい■のＣ入力端に印加さ
れた後、第２図のＯＵＴ　、波形に示すように、ＦＦ（
ハ）のＯＵＴ、出力は次のクロック縁でアクティブにな
る。

リード線に）上のこのＯＵＴ、信号が本発明のパルス発
生回路の出力であシ、この出力はサンプリングパルス等
として有効に第１」用し得る。Ｔ、Ｃ，パルスは。

不確実性が全くなく正確に発生するので、ＯＵＴ　、パ
ルスも予期した時点に正確に発生する。

ＯＵ’ｐ、ノ＊ルスによって、ＭＵＸ（イ）は、部分計
数値ｐ、ｃ、のデコーダであるＮＡＮＤダート（イ）か
らのＢ入力を選択出力する。ＮＡＮＤデート■１は反転
出力を発生し、このときまでのＱＯ比出力′０”なので
、ＮＡＮＤゲート（イ）の出力は′１”になる。ＦＦ（
財）は、ＮＡＮＤゲート翰の入力接続によって決まる予
め定めた時間だけ出力”１”を維持する。この例では、
ＮＡＮＤゲート翰へは３つの高速側ＦＦ段のＱＯ、Ｑｌ
　＋Ｑ２出力が入力される。したがって、ＭＵＸＵのＹ
出力端は、ＮＡＮ）グー）Ｈの３入力がすべて”１”に
なる（最後に“１″になるのは常にＱｏ比出力第２図の
時点Ｔ７′の直後まで出カバ１”を維持し、その後ＭＵ
Ｘ（４）のＹ出力はＮＡＮＤゲート（イ）の出力と共に
０＃になる。入カクロツク・やルスの次の立下ジ縁でＦ
Ｆ（ハ）のＱｆｆｌ力ＯＵＴは”０″になり、リード線
ＱＱ上のＯＵＴ　／’ルスを正確な時点で終了させる。

ＯＵＴ　／４’ルスのノヤルスＴＩＱＨ１ＮＡＮＩＩＩ
’−４Ｈへ印加する高速側入力を選択することにより選
定できることが理消されよう。しｆｃがって、部分計数
値デコーダは、最終計数値デコーダがＴ、Ｃ，パルスを
発生した後、最終計数値に達しない異なる計数値でｐ、
ｃ、パルスを発生することができる。

ＦＦ（２ＩＩの出力ＯＵＴがパ０″になると同時に、Ｆ
Ｆ’（１）のＱ出力は１クロツクサイクル間ｆｆ、／ｊ
”ｌ”になり、ロードパルスを形成する。即ち、ＭＵＸ
（財）のＹ出力が°０″になったとき、ゲート（ハ）の
ディスニーツルが解除され、　ＦＦ（ハ）のＱ出力ＯＵ
Ｔ　、は次にクロック駆動されるまで１”にとどまる。

したがってダート翰はＦＦ−のＤ入力端に出力“１″を
印加し、これによ、Ｑ、ＦＦ（ハ）ヲ′０＃ヘクロツク
駆動するクロックパルスの立下フ縁でＦＦ−は“１″に
クロック駆動される。次のクロックパルスでは、ＦＦ（
ハ）のＱ出力が“０″なので、ＦＦＣ３Ｃ）Ｃ）Ｑ出力
は１クロツクサイクルだけ＠１１の後、′０”になる。

第２図に示し次ロードパルスは、ＡＮＤダート（６）〜
■を駆動し、次の動作サイクルに備えて入力ロードデー
タをカウンタαＱにロードさせる。−定の遅延時間を望
む場合には、入力ロードデータは変化させなくてもよい
。ロートノやルスは、ま次、ダート（ロ）へのイネーブ
ル停止入力が１＃のとき、このｆ−ト（ロ）を介してＦ
Ｆα時のクリア入力端に達する。

このように、イネーブル停止入力が１″のとき、このパ
ルス発生回路ば１出力パルス（ＯＵＴ）　＋２）　Ｑ　
生後、動作を休止する。イネーブル停止入力が０＃なら
ば、上述のように遅延時間が入力ロードデータに応じて
変化し々から動作サイクルが継続する。

遠隔ロード線（ロ）上の信号がアクティブになると、Ｆ
Ｆ０１がプリセットされ、これにより、外部で決めた時
点にカウンタ（１０のデータロードで行わせることが可
能になる。遠隔ロード入力を発生する前にリード線（ロ
）上に初期化信号を入力することが好ましい。遅延時間
を変更するためには、新た々入力ロードデータをコンピ
ュータノＺス等を介して供給してもよい。

このように、本発明のパルス発生回路は、遅延時間及び
出力ノルス幅を共に変更し得る。遅延経路でのジッタ発
生は殆んどなく、且つ同期カウンタを用いたものに比べ
回路構成が著しく開路化される。より低速・低電力のロ
ジックファミリーを用いれば、容易に遅延範囲を拡大で
きる。カウンタが非同期型であるため、最終値のデコー
ド時にグリッチが発生することはない。

上の実施例では、４段のカウンタについて説明したが、
これは単に説明のためであシ、通常は更に多破ＯＦＦ’
段が用いられる。また、ダート四、四への入力は、長い
カウンタの端の複数段から選択して得ることができ、カ
ウンタの第１段は、その出力がデコードされる最下位段
（最高連設）であると考えられるので、特に高速動作の
場合には第１段出力はデコーダ入力に含まれることが望
ましい。即ち、ケ°−ト（ホ）への入力は、所望の出力
・？ルス幅に応じた舷の連続した高速側ＯＦＦ段から得
、ケ゛−ト０椴への入力は、ｉ＆終計数出力を得るため
、ダート翰への入力に続く上位側の連続したＦＦ段の出
力を加えたものとすることが望ましい。

以上１本発明の好適実施例について説明し皮が、発明の
要旨を逸脱することなく種々の変形・変更を行うことは
可能である。

〔発明の効果〕

以上の如く、本発明のノ臂ルス発生回路はカウンタに非
同期型のものを用いたので、構成が簡単であシ、且つ回
路のアーミング状態を正しく確立した後に出力パルス全
発生する。よって、誤出力パルスを発生したり、出力パ
ルスにブックを生じなり、グリッチを生じｆｃりするこ
となく、出力パルスの始点と終点は時間的に正確に定ま
る。また部分計数値デコーダ２用いることによジ、出力
・母ルスのパルス幅も正確に選択して定めることができ
る。更に、外部制御データにより非同期カウンタをプリ
セットすることによフ、トリガ信号に対して所望の遅延
時間がブックを生じることなく正確に発生できるので、
サンプリングオンロスコープ。

デジタルストレージオシロスコープのサンプリングスト
ローブ・９ルス発生回路の一部として使用するのに特に
好適である。

【図面の簡単な説明】

第１図は、本発明によるデジタル遅延回路の一実施例の
回路図、第２図は第１図の回路の主要部の動作ｔｂ明す
る尺めの波形図である。 αｑは非同期カウンタ、（至）、（イ）、に）は第１論
理手段、（ハ）は第２論理手段、（ハ）、（ト）、（６
）、（６）、（至）、鵠はプリセット手段である。

Claims (1)

1. 【特許請求の範囲】 １、複数のカウンタ段を含み入力クロック信号を計数す
   る非同期カウンタと、該非同期カウンタの複数の出力か
   ら選択した出力を受ける第１論理手段と、該第１論理手
   段の出力信号及び上記入力クロック信号に応じて出力パ
   ルスを発生する第２論理手段とを具えることを特徴とす
   るパルス発生回路。 ２、上記非同期カウンタの上記各カウンタ段は夫夫外部
   信号により論理状態がプリセット可能であることを特徴
   とする特許請求の範囲第１項記載のパルス発生回路。