JPH0411801B2 - - Google Patents

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JPH0411801B2
JPH0411801B2 JP63065597A JP6559788A JPH0411801B2 JP H0411801 B2 JPH0411801 B2 JP H0411801B2 JP 63065597 A JP63065597 A JP 63065597A JP 6559788 A JP6559788 A JP 6559788A JP H0411801 B2 JPH0411801 B2 JP H0411801B2
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JP
Japan
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pattern
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test pattern
layer
line
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JP63065597A
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JPS63253201A (ja
Inventor
Uonshiku Rii
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPS63253201A publication Critical patent/JPS63253201A/ja
Publication of JPH0411801B2 publication Critical patent/JPH0411801B2/ja
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W46/00Marks applied to devices, e.g. for alignment or identification
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605Workpiece metrology
    • G03F7/70616Monitoring the printed patterns
    • G03F7/70625Dimensions, e.g. line width, critical dimension [CD], profile, sidewall angle or edge roughness
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P74/00Testing or measuring during manufacture or treatment of wafers, substrates or devices
    • H10P74/23Testing or measuring during manufacture or treatment of wafers, substrates or devices characterised by multiple measurements, corrections, marking or sorting processes
    • H10P74/235Testing or measuring during manufacture or treatment of wafers, substrates or devices characterised by multiple measurements, corrections, marking or sorting processes comprising optical enhancement of defects or not-directly-visible states

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  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Length-Measuring Instruments Using Mechanical Means (AREA)

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置の製造工程における各層の
限界寸法の変化を測定するための限界寸法の測定
用テストパターンの製造に関し、特に顕微鏡下で
目測の可能な限界寸法測定用テストパターンの製
造に関する。
従来の技術 半導体素子の製造工程では普通半導体基板上に
4〜5個ないし20個程度の相異なる層が順次成長
或いは堆積されると共に写真蝕刻法を利用して各
層に所定のパターンが形成される。このような方
法によつて形成された各層は上下に集積されて一
つの半導体装置を構成する。
このような半導体装置の個々の層に形成された
個々のパターンの寸法は半導体装置全体の動作特
性に多大な影響を及ぼすので半導体装置の設計時
にはこの半導体装置を構成する個々のパターンの
大きさを特定の動作に適合するように適切に設定
する必要がある。又、半導体装置を製造する際に
は個々のパターンの大きさを設計値と同じに維持
することが非常に重要な問題になる。
したがつて、半導体装置の製造工程の特定の段
階で形成された個々のパターンの幅ないし寸法
(CDと称する)の変化を注意深く監視する必要が
ある。
しかし、半導体装置の製造工程中に個々の層に
形成されたパターンの限界寸法をいちいち測定す
るのは不便であるため従来より個々の層ごとに形
成されたパターンの限界寸法の変化を顕微鏡観察
により監視するための特別なテストパターン
(CDバーと称する)をウエーハー上のスクライビ
ング領域又はチツプ素子が形成されない領域に形
成する方法が使用されている。
即ち、同一の層上に形成されるパターンは同一
の製造過程によつて形成されるので、個々のパタ
ーン自体は異なつていても、その限界寸法は全て
のパターンにわたつて同一に維持されるはずであ
る。そこで限界寸法測定用テストパターンの寸法
変化を監視することにより層中のパターンの限界
寸法の増加量、又は減少量を知ることが出来る。
上記のような限界寸法測定用テストパターンは
大よそ二つの種類に分類することができる。
その一は特別な機械装置を利用して限界寸法を
測定するための限界寸法測定用テストパターンで
あり、その二は顕微鏡を使用して観測者の目測に
より限界寸法の変化を測定するための特殊なパタ
ーンに設計された限界寸法測定用テストパターン
である。
上記の第1の種類のテストパターンではかなり
正確な測定をすることができるが、測定そのもの
が複雑であり、多大の時間を要する問題点があ
る。第2の場合においては多少不正確になる問題
点はあるものの、簡便かつ短時間に測定ができる
特長がある。
ところで、半導体装置の製造工程では、前述し
たように個々の層ごとに多数のパターンが形成さ
れるのでパターン形成工程の完了毎にいちいち限
界寸法を特別な機械装置にて測定するのは非常に
面倒である。
したがつて、従来の半導体の製造過程において
は、主として目測用の限界寸法測定用テストパタ
ーンを使用することにより個々の層に形成された
パターン全体の限界寸法の変化が測定されてい
る。
発明が解決しようとする問題点 第1図は従来の簡単な構造の目測用の限界寸法
測定用テストパターンである。このテストパター
ンでは横辺の長さが設計時における最小限界寸法
変化量(以下、0.1μmと仮定する)程度ずつ異な
つた多数の矩形パターンが上段及び下段に互い違
いに配列される。このテストパターンでは上段及
び下段の矩形パターンの各々の縦辺の一が一直線
上整列する位置を探すことによつて限界寸法の変
化を測定することができる。
第1A図は、丁度形成された層(以下、現在層
とする)に形成されたパターンに限界寸法の変化
がない場合を示した例示図で、図中下段を矩形パ
ターン11と上段矩形パターン12の縦辺が
“0”と表示された位置で一直線上に整列してい
る。これは限界寸法の変化がないことをあらわ
す。
第1B図は前記現在層に形成されたパターンの
限界寸法が0.2μm程度減少した場合状況を示した
例示図で、第1A図と比較すると矩形部の各辺が
0.1μmずつ減少された結果、横辺と縦辺とが各々
0.2μmずつ減少されている。その結果、図中下段
の矩形パターン13′と上段の矩形パターン1
4′とは“2”と表示されている位置で縦辺が一
直線上に整列する。これは現在層に形成されたパ
ターンの限界寸法が0.2μm程減少していることを
あらわす。
同様に、第1C図と第1D図とは現在層に形成
されたパターンの限界寸法の変化が各々0.3μm減
少し、あるいは0.1μm増加したことを示している
ことがすぐわかる。
このように、上記の第1図のような限界寸法測
定用テストパターンを使用することにより0.1μm
単位で限界寸法の変化を目測できるが、この方法
では上段の四角形の縦辺と下段の四角形の縦辺が
一直線上に整列していることを確実に判断するた
めの基準線を欠いているのでそれに対応して誤差
が生じがちであつた。
上記問題点を改良するため、第1A図に図示し
たように中心線近辺の形状を点線のように変形し
て上段の四角形の縦辺と下段の四角形の縦辺が一
直線上に整列した場合に対応して四角形の頂点が
互いに重なるようにすることはできるが、半導体
装置の製造工程に使われる写真蝕刻技術そのもの
に起因する頂点の角が十分鋭利にされない問題が
生じ二つの頂点の間にエツチングされない部分が
残つてしまうので十分な効果を得ることが困難で
あつた。
第2図は従来のマレイダガー(Murray
Dagger)と呼ばれる限界寸法測定用テストパタ
ーンである。このテストパターンは階段の高さが
0.1μmずつ増加する階段形に形成され現在層に形
成されたパターンの限界寸法の変化が0.1μmずつ
減少する時毎にその階段が一つずつ消去されるよ
うになつている。テストパターンの横には限界寸
法の変化を識別できるように記号或いは数字が表
示され、テストパターンの先端に対応する数字或
いは記号を読むことによつて限界寸法の減少分が
測定される。
例えば、第2A図は限界寸法の変化が0.1μm以
内の場合であり、第2B図は限界寸法の減少が
0.1〜0.2μmの間の場合であり、又、第2C図は
限界寸法の減少が0.3〜0.4μmの間の場合を表わ
している。
上記のようなマイレダガーに基いたテストパタ
ーンでは限界寸法が減少する場合は目測が容易で
あるが、第2D図のように限界寸法が増加する時
にはテストパターンの幅のみが増加し、その長さ
には全く変化がない問題点がある。このため限界
寸法が増加する場合にはこのテストパターンでは
測定ができない。
また、上記テストパターンは階段が消滅するこ
とを利用して限界寸法を測定しているので通常の
設計時の最少限界寸法の変化量である0.1μmまで
階段状のテストパターンを正確に形成することが
できなければならない。しかし、今日広く使用さ
れている写真蝕刻の技術により0.5μm以下の幅を
持つ精密なホトマスクパターンを形成するのは困
難であり、従つて上記限界寸法測定用テストパタ
ーン先端部の0.1μm幅の段階を形成することは困
難である。このような理由で上記限界寸法測定用
テストパターンは現在層に形成されるパターンの
限界寸法の変化が0.5μm以下である半導体装置の
製造時や限界寸法が増加するような場合には使用
できない問題点があつた。
したがつて、本発明の目的は限界寸法の変化が
増加する場合においても減少する場合においても
限界寸法の変化量の目測が同様に容易に行なえる
限界寸法測定用テストパターンを提供することに
なる。
本発明の他の目的は限界寸法の変化量測定を設
計時における最少限界変化量程度の精度まで可能
にするとともに形成が容易な目測用の限界寸法測
定用テストパターンを提供することにある。
問題点を解決するための手段 上記の目的を達成するため、本発明は半導体装
置の製造工程中において半導体基板上に一の層が
形成される毎にそのパターンの限界寸法の変化を
目測するためのテストパターンであつて、上記層
よりも下側の別の層に形成され直線状基準ライン
を一の縁部により提供する基準パターンと、上記
の基準ラインに平行に延在する多数の線分を形成
する指示階段を画成され、上記線分を延長した延
長線が互いに同一間隔隔てられて前記一の層上を
延在し、上記線分の延長線の一が上記の基準ライ
ンと重なるように構成された階段形状の第1のパ
ターンと、上記第1パターンの各々の線分延長線
上にあり、上記基準ラインに平行した多数の指示
階段を形成する線分により縁部が画成された、上
記第1のパターンと離間して前記一の層中に形成
された階段形状の第2のパターンとよりなること
を特徴とするテストパターンを提供する。
本発明ではまた上記のテストパターンの指示階
段の各々の線分に隣接した現在層中の領域に限界
寸法の増加又は減少変化量を測定するための限界
寸法の値又は記号が形成される。
実施例 以下、図面を参照しながら本発明の実施例を詳
細に説明する。
第3図を参照するに、前の製造工程で半導体基
板上に形成された層(以下、“基板層”と称する)
に形成された基準パターン23はこのパターンの
一つの縁部より形成される垂直の基準線20を画
成する。一方、現在の製造工程により形成された
層、即ち現在層に形成された一対の限界寸法測定
用テストパターン60及び61は各々マレイダガ
ー限界寸法測定用テストパターンの形状と類似し
ているが、上下の階段末端部64及び66の幅は
現在の写真蝕刻の技術が容易に適用できるように
マレイダガーの末端部の幅よりも広くされてい
る。
本発明による最良の実施例では現在層上のパタ
ーン60,61の階段末端部64及び66の幅は
少なくとも0.5μm以上が望ましい。図中、上側の
限界寸法測定用テストパターン60と下側の限界
寸法測定用テストパターン61はそれぞれ垂直縁
部により画成される多数の指示階段を形成する線
分71を有する。
上側の限界寸法測定用テストパターン60の
各々の指示階段の線分の延長線上には上記下側の
限界寸法測定用テストパターン61の指示階段線
分が形成される。上記延長線は互いに同一な間
隔、即ち、設計時の最少限界寸法変化層(0.1μm
と仮定する)程度水平方向に隔てられており、且
つ上記の基準線20に平行に延在する。又、上記
の基準線20は上記上側の限界寸法測定用テスト
パターン60と下側の限界寸法測定用テストパタ
ーン61の下部階段及び上部階段を形成する指示
階段の線分に対して平行に延在する。
さらに、上下の限界寸法測定用テストパターン
60及び61は所定点に対して点対称に配置され
る。かかるテストパターンにはさらに各指示階段
の線分に隣接した現在層中に形成されたパターン
の限界寸法の変化を示すための一連の数値が形成
配置される。
現在層に形成されたパターンがホトレジスタの
現像又は写真蝕刻の技術によつて陽刻された凸パ
ターンであると仮定すると、上側の限界寸法測定
用テストパターン60は正の限界寸法測定用テス
トパターン値を指示し、下側の限界寸法の全ての
61は負の限界寸法測定用テストパターン値を指
示するはずである。
基板層に形成された基準パターン23と現在層
に形成された限界寸法測定用テストパターン6
0,61とは全て半導体基板上のスクライビング
領域ないし素子パターン形成領域として使用され
ない領域に形成されることに留意しなければなら
ない。
第3図は基板層と現在層とでパターン形成時の
マスクの整列誤差がなく、基板層のパターンの限
界寸法の変化がなく、現在層のパターンにのみ限
界寸法の変化がある場合の実施例である。
第3A図は現在層に形成されたパターンに限界
寸法の変化がない場合の図で、上側限界寸法測定
用テストパターン21では基板層に形成された基
準パターン23の基準線20がテストパターンの
数値“0”に対応する指示階段の線分と重なり、
下側の限界寸法測定用テストパターン22でも上
記の基準ライン20がテストパターン数値“0”
に対応する指示階段の線分と重なるので二つの限
界寸法測定用テストパターンに対応する数値の差
は“0”になる。従つて現在層に形成されたパタ
ーンには限界寸法の変化のないことがわかる。第
3B図は現在層に形成されたパターンの限界寸法
が0.2μm程度程増加した場合で、上側限界寸法測
定用テストパターン24では基準層の基準線20
と数値“1”に対応する指示階段の線分とが重な
り、一方、下側限界寸法測定用テストパターン2
5では基板層の基準線20と数値“−1”に対応
する指示階段の線分が重なる。そこで上記の二つ
の限界寸法測定用テストパターンに対応する数値
を差引すると“2”になり、従つて現在層に形成
されたパターンの限界寸法が0.2μm程増加したこ
とを知ることが出来る。
第3C図は現在層に形成されたパターンの限界
寸法が0.2μm程度減少した場合で、上側限界寸法
測定用テストパターン26では基板層の基準線2
0と数値“−1”に対応する指示階段の線分とが
重なり、下側限界寸法測定用テストパターン27
では基板層の基準線20と数値“−1”に対応す
る指示階段の線分とが重なるので上記の二つの限
界寸法測定用テストパターンに対応する数値の差
は“−2”になる。従つて、現在層に形成された
パターンの限界寸法が0.2μm程度減少したことが
わかる。
同様に、第3D図では上記のような方法によつ
て現在層に形成されたパターンの限界寸法が0.6μ
m程度減少したことを知ることが出来る。
第4図は基板層と現在層との間でマスクパター
ン形成時のマスク整列誤差がなく、現在層に形成
されたパターンの限界寸法も変化がなく、基板層
に形成されたパターンの限界寸法のみが変化する
場合の実施例である。第4A図は基板層の基準パ
ターン33が0.2μm程度増加した場合で、上側の
限界寸法測定用テストパターン30は基板層の基
板線31と数値“−1”に対応する線分の位置で
重なり、下側の限界寸法測定用テストパターン3
2は基板層の基準ライン31と数値“−1”に対
応する線分の位置で重なるので上記の二つの限界
寸法測定用テストパターンの値の差は“0”にな
る。従つて現在層に形成されたパターンの限界寸
法は変化がないことがわかる。
第4B図は基板層に形成されたパターンの限界
寸法の変化のない場合であつて、第3A図と同一
であり、上記のような方法で現在層のパターンの
限界寸法に変化のないことを知ることが出来る。
第4C図は基板層のパターンの限界寸法が0.2μ
m程度減少した場合であつて、上側の限界寸法測
定用テストパターン30は基板層の基準線37と
数値“1”に対応する線分の位置で重なり、下側
の限界寸法測定用テストパターン32は基板層の
基準ライン37と数値“1”に対応する線分の位
置で重なるので上記の二つの値の差は“0”にな
る。従つて、現在層の限界寸法に変化のないこと
がかわる。
第4D図は基板層のパターンの限界寸法が0.4μ
m程度減少した場合であつて、基板層の基準線3
9と重なる上側限界寸法測定用テストパターン3
0の線分に対応する数値で下側の限界寸法測定用
テストパターン32中の対応する線分の数値を差
引すると“0”になるのでやはり現在層の限界寸
法に変化のないことがわかる。
上記の第4A〜第4D図により明らかなよう
に、基板層のパターンの限界寸法が変化して基板
層の基準線が移動したにもかかわらず、各場合
共、上側の限界寸法測定用テストパターンの数値
から下側の限界寸法測定用テストパターンの数値
を差引いた値が“0”になるので観察者が基板層
のテストパターンの限界寸法の変化量を全く知ら
ない場合でも上側の限界寸法測定用テストパター
ンの数値と下側の限界寸法測定用テストパターン
の数値のみを読んで現在層のパターンの限界寸法
の変化量を容易に測定することができる。
第5図は現在層のパターンと基板層のパターン
の限界寸法には変化がなく、基板層のパターンと
現在層のパターン形成時にマスタの整列にのみ誤
差がある場合の実施例である。
第5A図は基板層のマスクのパターンが右側に
0.1μm、又は現在層のマスクのパターンが左側に
0.1μm移動して整列誤差が生じた場合であつて、
上側限界寸法測定用テストパターン41と下側限
界寸法測定用テストパターン42の数値は全て
“1”になりこれら二つの値の差は“0”になる
従つて、現在層のパターンの限界寸法の変化はな
いことがわかる。
第5B図は基板層のマスクのパターンと現在層
のマスクのパターンが同時に同一方向に同一の量
移動したことにより基板層のパターンと現在層の
パターンとに整列誤差がない場合であつて、基板
層の基準線43と重なる上側限界寸法測定用テス
トパターン44に対応する数値と下側の限界寸法
測定用テストパターン45に対応する数値は全て
“0”になり、現在層のパターンの限界寸法に変
化のないことがわかる。
第5C図はマスクの整列誤差が右側に約0.1μm
生じた場合であつて、上側及び下側の限界寸法測
定用テストパターンに対応する数値は全て“−
1”である。第5D図はマスクの整列誤差が右側
に約0.3μm生じた場合であつて、上側及び下側の
限界寸法測定用テストパターンに対応する数値は
全て“−3”である。
したがつて、上記の二つの場合において上側の
限界寸法測定用テストパターンの数値から下側の
限界寸法測定用テストパターンの数値を差引いた
値は全て整列誤差のない場合と同一な値である
“0”になる。このように、本発明によるテスト
パターンでは基板層と現在層との間のマスクの整
列誤差に関係なしに現在層のパターンの限界寸法
を測定することが出来る。
本発明においては現在層の限界寸法の変化量は
{(上側の限界寸法測定用テストパターンの数値)
−(下側限界寸法測定用テストパターンの数値)}
×(設計時の最少CD変化量)であらわされ、上記
の計算された限界寸法の変化量の符号が負である
場合には現在層のパターンの限界寸法は減少した
ことを表わし、正である場合は現在層のパターン
の限界寸法が増加したことを示す。ただしこれは
現在層のパターンが陽刻された場合に対応する。
現在層のパターンが陰刻された場合には正負の
符号を反対にすればよい。
さらに、半導体素子の製造工程で使われる写真
蝕刻の技術では限界寸法の変化量は隣接のパター
ンとの間の間隙とパターンの密度によつて少しず
つ変わる特徴があるのでこれを回避するた上述の
限界寸法測定用テストパターンは同一層中に隣接
するパターンとの間に所定の間隙を維持するのが
望ましい。
以上の説明では上側限界寸法測定用テストパタ
ーンと下側の限界寸法測定用テストパターンとは
互いに所定点に対して点対称である場合を実施例
として説明したが、上側の限界寸法測定用テスト
パターンと下側の限界寸法測定用テストパターン
を規定の直線に対して線対称にしても同様に効果
が得られることはこの分野の通常の知識を持つも
のには自明である。
さらに、下側の限界寸法測定用テストパターン
が上側の限界寸法測定用テストパターンに対し平
行移動した関係にある場合には下側の限界寸法測
定用テストパターンに対応する数値の符号のみを
反対にすればよい。
したがつて、本発明による限界寸法測定用テス
トパターンでは基板層の限界寸法が変化したり基
板層と現在層の間に整列誤差があつても限界寸法
の変化量の目測を容易に行なうことができ、また
テストパターンの形成が容易な特長が得られる。
【図面の簡単な説明】
第1図は従来の簡単な構造の目測用の限界寸法
測定用テストパターンを示す図、第2図は従来の
マレイダガー限界寸法測定用テストパターンを示
す図、第3図は本発明の限界寸法測定用テストパ
ターンを基板層と現在層との整列誤差が無く、基
板層の限界寸法の変化がない場合について示す実
施例の図、第4図は本発明の限界寸法測定用テス
トパターンを基板層と現在層との間に整列誤差が
く、基板層の限界寸法のみ変化する場合について
示す実施例の図、第5図は本発明の限界寸法測定
用テストパターンを基板層と現在層との限界寸法
には変化がなく整列誤差のみがある場合について
示す実施例の図である。 10,10′,10″,10,11,11′,
11″,11,12,12′,12″,12,
13,13′,13″,13,14,14′,1
4″,14,15,15′,15″,15,1
6,16′,16″,16,17,17′,1
7″,17,21,22,24〜27,30,
32,41,42,44,45,60,61……
テストパターン、20,31,37,39,43
……基準線、23,33……基準パターン、6
4,65……階段末端部、71……線分。

Claims (1)

  1. 【特許請求の範囲】 1 半導体装置の製造工程中において半導体基板
    上に一の層が形成される毎にそのパターンの限界
    寸法の変化を目測するためのテストパターンであ
    つて、 上記層よりも下側の別の層に形成され直線状基
    準ラインを一の縁部により提供する基準パターン
    と、上記の基準ラインに平行に延在する多数の線
    分を形成する指示階段を画成され、上記線分を延
    長した延長線が互いに同一間隔に隔てられて該一
    の層上を延在し、上記線分の延長線の一が上記の
    基準ラインと重なるように構成された階段形状の
    第1のパターンと、上記第1パターンの各々の線
    分の延長線上にあり、上記基準ラインに平行した
    多数の指示階段を形成する線分により縁部が画成
    された、上記第1のパターンより離間して該一の
    層中に形成された階段形状の第2のパターンとよ
    りなることを特徴とするテストパターン。 2 該第1のパターンと第2のパターンの指示階
    段の線分に対応して隣接した領域に対応の限界寸
    法を示す符号が印刷されることを特徴とする請求
    項1記載のテストパターン。 3 該第1のパターンと第2のパターンは各々略
    直角三角形状に形成されると共に階段形状部を形
    成され、末端部の階段の幅は少なくとも0.5μm以
    上であることを特徴とする請求項1記載のテスト
    パターン。
JP63065597A 1987-03-21 1988-03-18 半導体製造工程においてパターンの限界寸法の変化をモニタするためのテストパターン Granted JPS63253201A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019870002613A KR890004566B1 (ko) 1987-03-21 1987-03-21 반도체 제조공정중의 패턴의 씨디변화를 모니타링하기 위한 테스트 패턴
KR2613 1987-03-21

Publications (2)

Publication Number Publication Date
JPS63253201A JPS63253201A (ja) 1988-10-20
JPH0411801B2 true JPH0411801B2 (ja) 1992-03-02

Family

ID=19260198

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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8811678D0 (en) * 1988-05-17 1988-06-22 British Telecomm Linewidth loss measurement
DE3942861A1 (de) * 1989-12-23 1991-06-27 Bosch Gmbh Robert Verfahren zur bestimmung der lage eines pn-uebergangs
EP0477957A1 (en) * 1990-09-28 1992-04-01 Nec Corporation Process of fabricating semiconductor IC devices, including several lithographic steps and check patterns
US5546114A (en) * 1991-09-18 1996-08-13 Tektronix, Inc. Systems and methods for making printed products
US5512930A (en) * 1991-09-18 1996-04-30 Tektronix, Inc. Systems and methods of printing by applying an image enhancing precoat
US5259920A (en) * 1991-12-31 1993-11-09 At&T Bell Laboratories Manufacturing method, including etch-rate monitoring
US5458731A (en) * 1994-02-04 1995-10-17 Fujitsu Limited Method for fast and non-destructive examination of etched features
JP3214279B2 (ja) * 1995-01-31 2001-10-02 ヤマハ株式会社 半導体装置の製造方法
US5971586A (en) * 1995-04-21 1999-10-26 Sony Corporation Identifying causes of semiconductor production yield loss
US5711848A (en) * 1995-06-06 1998-01-27 Sony Corporation Non-product patterned particle test wafer and testing method therefor
US5847818A (en) * 1997-07-16 1998-12-08 Winbond Electronics Corp. CD vernier apparatus for SEM CD measurement
KR19990060943A (ko) * 1997-12-31 1999-07-26 윤종용 반도체장치 제조용 계측설비의 기준 웨이퍼 및 이의 제조방법
KR20000045476A (ko) * 1998-12-30 2000-07-15 김영환 반도체소자의 테스트 패턴
US6429930B1 (en) 2000-09-06 2002-08-06 Accent Optical Technologies, Inc. Determination of center of focus by diffraction signature analysis
US20060100730A1 (en) * 2002-07-12 2006-05-11 Parkes Alan S Method for detection and relocation of wafer defects
WO2004008501A1 (en) * 2002-07-12 2004-01-22 Jeol Usa, Inc. Method for detection and relocation of wafer defects
US7119893B2 (en) * 2003-04-10 2006-10-10 Accent Optical Technologies, Inc. Determination of center of focus by parameter variability analysis
US7856138B2 (en) * 2005-02-24 2010-12-21 Applied Materials Israel, Ltd. System, method and computer software product for inspecting charged particle responsive resist
KR20100031962A (ko) * 2008-09-17 2010-03-25 삼성전자주식회사 카본계막 식각 방법 및 이를 이용한 콘택홀 형성방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4141780A (en) * 1977-12-19 1979-02-27 Rca Corporation Optically monitoring the thickness of a depositing layer
JPS5740934A (en) * 1980-08-26 1982-03-06 Nec Corp Manufacture of semiconductor element
JPS5756934A (en) * 1980-09-22 1982-04-05 Nec Corp Manufacture of semiconductor element
JPS58180027A (ja) * 1982-04-16 1983-10-21 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPS5951539A (ja) * 1982-09-17 1984-03-26 Nec Corp 半導体装置
JPH0669031B2 (ja) * 1984-07-17 1994-08-31 日本電気株式会社 半導体装置
JP3468372B2 (ja) * 1992-09-07 2003-11-17 株式会社日立メディコ 定位的放射線治療装置

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