JPH04118955A - 半導体集積回路用封止装置 - Google Patents

半導体集積回路用封止装置

Info

Publication number
JPH04118955A
JPH04118955A JP2239235A JP23923590A JPH04118955A JP H04118955 A JPH04118955 A JP H04118955A JP 2239235 A JP2239235 A JP 2239235A JP 23923590 A JP23923590 A JP 23923590A JP H04118955 A JPH04118955 A JP H04118955A
Authority
JP
Japan
Prior art keywords
lead frame
semiconductor integrated
integrated circuit
sealing device
present
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2239235A
Other languages
English (en)
Inventor
Kenzo Nakamura
中村 健三
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2239235A priority Critical patent/JPH04118955A/ja
Publication of JPH04118955A publication Critical patent/JPH04118955A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/075Connecting or disconnecting of bond wires
    • H10W72/07551Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
    • H10W72/07554Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting changes in dispositions
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/50Bond wires
    • H10W72/541Dispositions of bond wires
    • H10W72/5445Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/50Bond wires
    • H10W72/541Dispositions of bond wires
    • H10W72/547Dispositions of multiple bond wires
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00Encapsulations, e.g. protective coatings
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路用封止装置に関する。
〔従来の技術〕
従来、半導体集積回路用封止装置は第4図に示す様な形
状が使用されていた。
すなわち、リードフレーム8には半導体集積回路2が取
り付けられ、ボンディングワイヤー3により接続され、
樹脂封止材料や、セラミック材料により封止されていた
〔発明が解決しようとする課題〕
従来技術においては、半導体集積回路の入出力端子数が
多く、又パッケージの端子数も多くしたい場合、リード
フレームの被ボンデイング面のリードピッチを出来る限
り小さくして端子数の増加を図っていた。
しかしながら、現在ではリードフレームの被ボンデイン
グ面のリードピッチの縮小化も限界になりつつあり、こ
れ以上の多ビン化が難しい状況となっていた。
本発明の目的はこの様な課題を解決することを目的とす
る。
〔課題を解決するための手段〕
上記課題を解決するために、リードフレームが上部リー
ドフレーム、及び下部リードフレームからなり、上部リ
ードフレーム及び下部リードフレ−ムとは絶縁材料によ
って、電気的に絶縁され、且つ千鳥状に接続されてなる
構造と手段をとる事を特徴とする。
〔作 用〕
本発明によれば、リードフレームが上部リードフレーム
、及び下部リードフレームからなり、上部リードフレー
ム及び下部リードフレームとは絶縁材料によって、電気
的に絶縁され、且つ千鳥状に接続されてなることにより
、リードフレームの被ボンデイング面のリードピッチを
見かけ上従来の2倍にすることが出来、端子数の増加を
図ることができる。
〔実 施 例〕
以下、実施例により本発明を詳述する。
第1図並びに第2図は本発明の半導体集積回路用封止装
置の1実施例を示す断面図である。
第2図は、樹脂等の封止材料で半導体集積回路とリード
フレームを封止した状態を示す。
すなわち、半導体集積回路2は、ボンディングワイヤー
3及びボンディングワイヤー4、により、下部リードフ
レーム1及び上部リードフレーム7に接続され、樹脂等
の封止材料やその他の材料により封止される。
下部リードフレーム1と上部リードフレーム7は絶縁材
料5により電気的に絶縁されている為、電気的に導通す
ることはない。
本発明によれば、半導体集積回路の入出力端子数が増加
した場合においても、リードフレームのサイズを代える
ことなくボンディングが可能となり、従来の様にサイズ
の大きいより高価なリードフレームを使わなくてすみ、
またパッケージの小型化が可能となる。
従って、従来ボンディングの困難なチップにおいても、
ボンディングが可能となり効率のよいパッケージを提供
することが出来る。
〔発明の効果〕
本発明の半導体集積回路用封止装置によれば、1種類の
パッケージにより、より多くの種類の半導体集積回路を
組み立てることが出来る。
従ってパッケージ用のリードフレームの種類を少なくす
ることが出来、大幅なコストダウンが期待できる。また
、半導体集積回路チップサイズが小さくてかつピン数が
多い場合の組立が容易となり、またより小さいチップの
多ピン化が可能となり、付加価値を高めることが出来る
【図面の簡単な説明】
第1図は本発明の1実施例で、半導体集積回路用封止装
置の樹脂等の封止材料6を封止する前の状態の断面図。 第2図は本発明の1実施例を示す半導体集積回路用封止
装置の断面図。 第3図は本発明の1実施例を上部かう見た状態示す半導
体集積回路用封止装置図。 第4図は従来の上部から見た状態示す、半導体集積回路
用封止装置図。 1@Φ・下部リードフレーム 2・・・半導体集積回路 3・舎・ボンディングワイヤー 4 ・ ・ 6・ ・ 7 ・ ・ 8 ・ ・ ・ボンディングワイヤー ・絶縁材料 ・樹脂等の封止材料 ・上部リードフレーム 番リードフレーム 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部(他1名)第1図 2.半導体集積回路

Claims (1)

    【特許請求の範囲】
  1.  樹脂等の封止材料、リードフレームからなる半導体集
    積回路用封止装置において、リードフレームが上部リー
    ドフレーム、及び下部リードフレームからなり、上部リ
    ードフレーム及び下部リードフレームとは絶縁材料によ
    って、電気的に絶縁され、且つ千鳥状に接続されてなる
    ことを特徴とする半導体集積回路用封止装置。
JP2239235A 1990-09-10 1990-09-10 半導体集積回路用封止装置 Pending JPH04118955A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2239235A JPH04118955A (ja) 1990-09-10 1990-09-10 半導体集積回路用封止装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2239235A JPH04118955A (ja) 1990-09-10 1990-09-10 半導体集積回路用封止装置

Publications (1)

Publication Number Publication Date
JPH04118955A true JPH04118955A (ja) 1992-04-20

Family

ID=17041758

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2239235A Pending JPH04118955A (ja) 1990-09-10 1990-09-10 半導体集積回路用封止装置

Country Status (1)

Country Link
JP (1) JPH04118955A (ja)

Similar Documents

Publication Publication Date Title
US5373188A (en) Packaged semiconductor device including multiple semiconductor chips and cross-over lead
KR940007649B1 (ko) 반도체 패키지
KR920001690A (ko) 수지봉지형 반도체장치
KR100788341B1 (ko) 칩 적층형 반도체 패키지
JP3316409B2 (ja) 複数のicチップを備えた半導体装置の構造
JPH04118955A (ja) 半導体集積回路用封止装置
JPH04144269A (ja) 混成集積回路装置
JPS6028256A (ja) 半導体装置
JPS6370532A (ja) 半導体装置
JP3286196B2 (ja) 複数のicチップを備えた密封型半導体装置の構造
JP2810626B2 (ja) 半導体装置
JPS589585B2 (ja) デンシブヒンヨウリ−ドフレ−ム
JPS62158352A (ja) 樹脂封止半導体装置
JP2629461B2 (ja) 樹脂封止形半導体装置
MY106858A (en) Resin sealing type semiconductor device in which a very small semiconductor chip is sealed in package with resin.
JPS59224152A (ja) 集積回路装置
JPS6329960A (ja) 樹脂封止型半導体装置用リ−ドフレ−ム
JP2990120B2 (ja) 半導体装置
JPH0637234A (ja) 半導体装置
JPS63137464A (ja) 半導体装置用リ−ドフレ−ム
JPS6151953A (ja) 半導体装置
JPS59198744A (ja) 樹脂封止型半導体装置
JPS58222552A (ja) 半導体装置
JPH03198356A (ja) 樹脂封止型半導体装置
JPH04350961A (ja) 半導体集積回路装置およびその製造方法