JPH04119009A - スイッチ回路 - Google Patents
スイッチ回路Info
- Publication number
- JPH04119009A JPH04119009A JP23695190A JP23695190A JPH04119009A JP H04119009 A JPH04119009 A JP H04119009A JP 23695190 A JP23695190 A JP 23695190A JP 23695190 A JP23695190 A JP 23695190A JP H04119009 A JPH04119009 A JP H04119009A
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- JP
- Japan
- Prior art keywords
- transistor
- transistors
- base
- collector
- switch circuit
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＩＣ化に好適なスイッチ回路および出力バッ
ファに関するものである。
ファに関するものである。
従来の技術の一例として、第２図にスイッチ回路を示す
。同図においてＱ１〜Ｑ１６はトランジスタ、ｖｌは電
圧源、Ｔ１はコントロールパルス入力端子、Ｔ２．Ｔ３
は信号入力端子、Ｔ４は出力端子、Ａ１は電流源である
。トランジスタＱ２゜Ｑ３のコレクタ、ベースは全て共
通接続されると共に能動負荷であるトランジスタＱ１６
のコレクタに接続される。トランジスタＱ１５． Ｑ１
６はカレントミラー構成となっており、トランジスタＱ
１５のコレクタ、ベースは接続され５ トランジスタＱ
１６のベース、トランジスタＱ４のコレクタに接続され
る。トランジスタＱｌ、Ｑ２はエミッタ共通接続されト
ランジスタＱ９のコレクタに接続される。
。同図においてＱ１〜Ｑ１６はトランジスタ、ｖｌは電
圧源、Ｔ１はコントロールパルス入力端子、Ｔ２．Ｔ３
は信号入力端子、Ｔ４は出力端子、Ａ１は電流源である
。トランジスタＱ２゜Ｑ３のコレクタ、ベースは全て共
通接続されると共に能動負荷であるトランジスタＱ１６
のコレクタに接続される。トランジスタＱ１５． Ｑ１
６はカレントミラー構成となっており、トランジスタＱ
１５のコレクタ、ベースは接続され５ トランジスタＱ
１６のベース、トランジスタＱ４のコレクタに接続され
る。トランジスタＱｌ、Ｑ２はエミッタ共通接続されト
ランジスタＱ９のコレクタに接続される。
トランジスタＱ３．Ｑ４はエミッタ共通接続されトラン
ジスタＱＩＯのコレクタに接続される。トランジスタＱ
１３． Ｑ１４はエミッタ共通接続され、定電流源Ａ１
に接続される。トランジスタＱｌｌのベースとコレクタ
、トランジスタＱ９のベースおよびトランジスタＱ１４
のコレクタは共通接続される。
ジスタＱＩＯのコレクタに接続される。トランジスタＱ
１３． Ｑ１４はエミッタ共通接続され、定電流源Ａ１
に接続される。トランジスタＱｌｌのベースとコレクタ
、トランジスタＱ９のベースおよびトランジスタＱ１４
のコレクタは共通接続される。
トランジスタＱ１２のベースとコレクタ、トランジスタ
ＱＩＯのベースおよびトランジスタ０１３のコレクタは
共通接続される。
ＱＩＯのベースおよびトランジスタ０１３のコレクタは
共通接続される。
コントロールパルス入力端子Ｔ１にＩＬｌ レベルのコ
ントロール信号が入力されると、該トランジスタＱ１４
． Ｑｌｌ、 Ｑ９がオンし、該定電流源Ａ１に流れる
電流工０と同じ電流が該トランジスタＱ９に流れる。こ
の時、該トランジスタＱ１０゜Ｑ１２． Ｑ１３はオン
している。該トランジスタＱ１５゜Ｑ１６はカレントミ
ラー構成となっているため、それぞれ工０／２の電流が
流れる。該入力端子Ｔ２゜Ｔ３にそれぞれ信号が入力さ
れたとき、該入力端子Ｔ２の信号を選択して、該端子Ｔ
４に出力する。
ントロール信号が入力されると、該トランジスタＱ１４
． Ｑｌｌ、 Ｑ９がオンし、該定電流源Ａ１に流れる
電流工０と同じ電流が該トランジスタＱ９に流れる。こ
の時、該トランジスタＱ１０゜Ｑ１２． Ｑ１３はオン
している。該トランジスタＱ１５゜Ｑ１６はカレントミ
ラー構成となっているため、それぞれ工０／２の電流が
流れる。該入力端子Ｔ２゜Ｔ３にそれぞれ信号が入力さ
れたとき、該入力端子Ｔ２の信号を選択して、該端子Ｔ
４に出力する。
一方、該端子Ｔ１にＶＢＩＡＳより高いコントロール電
圧が入力されると、該トランジスタＱ１３゜Ｑ１２．
ＱＩＯがオンする。この時、該トランジスタＱ９．Ｑｌ
ｌ、Ｑ１４はオンしている。該端子Ｔ２゜Ｔ３にそれぞ
れ信号が入力されたとき、スイッチ回路では、該Ｔ３の
入力信号を選択し、該端子Ｔ４に出力する。
圧が入力されると、該トランジスタＱ１３゜Ｑ１２．
ＱＩＯがオンする。この時、該トランジスタＱ９．Ｑｌ
ｌ、Ｑ１４はオンしている。該端子Ｔ２゜Ｔ３にそれぞ
れ信号が入力されたとき、スイッチ回路では、該Ｔ３の
入力信号を選択し、該端子Ｔ４に出力する。
上記従来回路でインピーダンスの小さい負荷を駆動しよ
うとする場合、スイッチ回路の８力段はインピーダンス
が大きいため、第３図に示すようにバッファ回路を付け
る必要がある。
うとする場合、スイッチ回路の８力段はインピーダンス
が大きいため、第３図に示すようにバッファ回路を付け
る必要がある。
−船釣には、エミッタホロアが使用される。エミッタホ
ロア付きスイッチ回路を図４に示す。エミッタホロアの
欠点としては、常に負荷を能動できる一定電流を流して
おかなければならず、さらに低歪を狙うためには十分大
きな電流を必要とする。そのため、低消費電力を狙うＩ
Ｃには適さなｔ）。
ロア付きスイッチ回路を図４に示す。エミッタホロアの
欠点としては、常に負荷を能動できる一定電流を流して
おかなければならず、さらに低歪を狙うためには十分大
きな電流を必要とする。そのため、低消費電力を狙うＩ
Ｃには適さなｔ）。
Ｂ級ブシュプル回路を使ったオペアンプの例を第５図に
示す、エミッタホロアよりも電流は少ないが、素子数が
多くなる。
示す、エミッタホロアよりも電流は少ないが、素子数が
多くなる。
上記従来技術は、電流値、素子数、歪の点についての配
慮がされておらず、ＩＣ化する際に問題があった。
慮がされておらず、ＩＣ化する際に問題があった。
本発明の目的は、消費電力、素子数を少なくシ。
かつ低歪のスイッチ回路を構成することにある。
上記目的を達成するために、３級プッシュプル回路の出
力段である該第５、第６のトランジスタの共通エミッタ
を該第２、第３のトランジスタの共通ベースと接続し、
帰還をかけたものである。
力段である該第５、第６のトランジスタの共通エミッタ
を該第２、第３のトランジスタの共通ベースと接続し、
帰還をかけたものである。
さらに、ダイナミックレンジをとるために、８級プッシ
ュプル段の該第５のトランジスタのベースを該第２、第
３のトランジスタの共通コレクタと接続させたものであ
る。
ュプル段の該第５のトランジスタのベースを該第２、第
３のトランジスタの共通コレクタと接続させたものであ
る。
スイッチ回路に帰還をかけることにより、差動対該第１
．第２のトランジスタがオンする場合、該第１、第２、
および第５、第６、第７、第８のブシュプル回路を構成
するトランジスタよりなる回路は、一つのアンプとして
動作する。一方、差動対該第３第４のトランジスタがオ
ンする場合、該第３、第４、および第５、第６のブシュ
プル回路を構成するトランジスタよりなる回路は、一つ
のアンプとして動作する。
．第２のトランジスタがオンする場合、該第１、第２、
および第５、第６、第７、第８のブシュプル回路を構成
するトランジスタよりなる回路は、一つのアンプとして
動作する。一方、差動対該第３第４のトランジスタがオ
ンする場合、該第３、第４、および第５、第６のブシュ
プル回路を構成するトランジスタよりなる回路は、一つ
のアンプとして動作する。
該第５のトランジスタのベースは差動対該第２、第３の
トランジスタのコレクタに接続しであるためダイナミッ
クレンジが広くできる。
トランジスタのコレクタに接続しであるためダイナミッ
クレンジが広くできる。
このように作用することにより、低消費電力、素子数削
減、低歪のバッファ付きスイッチ回路が実現できる。
減、低歪のバッファ付きスイッチ回路が実現できる。
以下１本発明の第一の実施例を第１図により説明する９
第１図において、前述従来例の第２図における構成要素
と同じものには同じ符号を付けた。
第１図において、前述従来例の第２図における構成要素
と同じものには同じ符号を付けた。
同図においてＱ１〜Ｑ２０はトランジスタ、Ｒ１−Ｒ１
６は抵抗、ｖｌは電圧源、Ｔ１はコントロールパルス入
力端子、Ｔ２．Ｔ３は信号入力端子、Ｔ４は出力端子で
ある。トランジスタＱ２．Ｑ３のコレクタは共通接続さ
れると共に能動負荷であるトランジスタＱ１６のコレク
タ、および出力段のプッシュプル回路を構成するトラン
ジスタＱ５．Ｑ７のベースに接続される。トランジスタ
Ｑ２．Ｑ３のベースは共通接続されると共に出力段のト
ランジスタＱ５．Ｑ６の共通接続されたエミッタと接続
される。トランジスタＱ１５． Ｑｌ６はカレントミラ
ー構成となっており、トランジスタＱ１５のコレクタ、
ベースは接続され、トランジスタＱ１６のベース、トラ
ンジスタＱ４、Ｑｌのコレクタに接続される。Ｑｌ、Ｑ
２のエミッタは発振止め抵抗Ｒ８，Ｒ９を介し接続され
抵抗Ｒ８，Ｒ９は電流源として動作するトランジスタＱ
９のコレクタと接続される。トランジスタＱ３．Ｑ４の
エミッタはＲＩＯ，Ｒ１１を介し接続され電流源として
動作するトランジスタＱＩＯのコレクタに接続される。
６は抵抗、ｖｌは電圧源、Ｔ１はコントロールパルス入
力端子、Ｔ２．Ｔ３は信号入力端子、Ｔ４は出力端子で
ある。トランジスタＱ２．Ｑ３のコレクタは共通接続さ
れると共に能動負荷であるトランジスタＱ１６のコレク
タ、および出力段のプッシュプル回路を構成するトラン
ジスタＱ５．Ｑ７のベースに接続される。トランジスタ
Ｑ２．Ｑ３のベースは共通接続されると共に出力段のト
ランジスタＱ５．Ｑ６の共通接続されたエミッタと接続
される。トランジスタＱ１５． Ｑｌ６はカレントミラ
ー構成となっており、トランジスタＱ１５のコレクタ、
ベースは接続され、トランジスタＱ１６のベース、トラ
ンジスタＱ４、Ｑｌのコレクタに接続される。Ｑｌ、Ｑ
２のエミッタは発振止め抵抗Ｒ８，Ｒ９を介し接続され
抵抗Ｒ８，Ｒ９は電流源として動作するトランジスタＱ
９のコレクタと接続される。トランジスタＱ３．Ｑ４の
エミッタはＲＩＯ，Ｒ１１を介し接続され電流源として
動作するトランジスタＱＩＯのコレクタに接続される。
差動対トランジスタＱ１３． Ｑｌ４はエミッタ共通接
続され、電流源として動作するトランジスタＱ１８のコ
レクタに接続される。トランジスタＱｌｌのベースとコ
レクタ、トランジスタＱ９のベースおよびトランジスタ
Ｑ１４のコレクタは共通接続される。
続され、電流源として動作するトランジスタＱ１８のコ
レクタに接続される。トランジスタＱｌｌのベースとコ
レクタ、トランジスタＱ９のベースおよびトランジスタ
Ｑ１４のコレクタは共通接続される。
トランジスタＱ１２のベースとコレクタ、トランジスタ
ＱＩＯのベースおよびトランジスタＱ１３のコレクタは
共通接続される。
ＱＩＯのベースおよびトランジスタＱ１３のコレクタは
共通接続される。
次に、本実施例の動作を説明する。第１図において、該
コントロールパルス入力端子Ｔ１にｊＬルベルのコント
ロール信号が入力されると、該トランジスタＱ１４．
Ｑｌｌ、 Ｑ９がオンし、抵抗Ｒ２゜Ｒ３が同じ値のと
き該定電流源Ａ１に流れる電流Ｉｏと同じ電流が該トラ
ンジスタＱ９に流れる。
コントロールパルス入力端子Ｔ１にｊＬルベルのコント
ロール信号が入力されると、該トランジスタＱ１４．
Ｑｌｌ、 Ｑ９がオンし、抵抗Ｒ２゜Ｒ３が同じ値のと
き該定電流源Ａ１に流れる電流Ｉｏと同じ電流が該トラ
ンジスタＱ９に流れる。
この時、該トランジスタＱ１３． Ｑｌ２． ＱＩＯは
オンしている。該トランジスタＱ１５． Ｑｌ６は、カ
レントミラー構成になっているため、それぞれＩ ｏ／
２の電流が流れる。該入力端子Ｔ２．Ｔ３にそれぞれ
信号が入力されたとき、該入力端子Ｔ２の信号を選択し
て、該出力端子Ｔ４に８力する。この時。
オンしている。該トランジスタＱ１５． Ｑｌ６は、カ
レントミラー構成になっているため、それぞれＩ ｏ／
２の電流が流れる。該入力端子Ｔ２．Ｔ３にそれぞれ
信号が入力されたとき、該入力端子Ｔ２の信号を選択し
て、該出力端子Ｔ４に８力する。この時。
該トランジスタＱ９は電流源として働き、該トランジス
タＱ１．Ｑ２．Ｑ１５．Ｑｌ６よりなる差動アンプと該
トランジスタＱ５．Ｑ６．Ｑ７．Ｑ８よりなるバッファ
アンプとで一つのアンプを構成している。
タＱ１．Ｑ２．Ｑ１５．Ｑｌ６よりなる差動アンプと該
トランジスタＱ５．Ｑ６．Ｑ７．Ｑ８よりなるバッファ
アンプとで一つのアンプを構成している。
一方、該コントロールパルス入力端子Ｔ１にＶＢＩＡＳ
より高い電圧（′Ｈルベル）が入力されると、該トラン
ジスタＱ１３． Ｑｌ２． ＱＩＯがオンする。該入力
端子Ｔ２．Ｔ３にそれぞれ信号が入力されたとき、スイ
ッチ回路では、該Ｔ３の信号を選択し、該出力端子Ｔ４
に出力する。
より高い電圧（′Ｈルベル）が入力されると、該トラン
ジスタＱ１３． Ｑｌ２． ＱＩＯがオンする。該入力
端子Ｔ２．Ｔ３にそれぞれ信号が入力されたとき、スイ
ッチ回路では、該Ｔ３の信号を選択し、該出力端子Ｔ４
に出力する。
本回路においては、ダイナミックレンジを大きくするた
め、該トランジスタＱ５のベースは該トランジスタＱ７
のベースに接続する。リニアリティの範囲は、通常のプ
ッシュプル回路に比べて０．７ｖ広くなる。
め、該トランジスタＱ５のベースは該トランジスタＱ７
のベースに接続する。リニアリティの範囲は、通常のプ
ッシュプル回路に比べて０．７ｖ広くなる。
次に本発明によるそのほかの実施例について第６図以下
順時説明してゆくが、各図において先に第１図、第２図
にて示したものと同一もしくは同一機能のものには同じ
符号を付し、その詳細な説明は省略する。
順時説明してゆくが、各図において先に第１図、第２図
にて示したものと同一もしくは同一機能のものには同じ
符号を付し、その詳細な説明は省略する。
第６図に本発明の第二の実施例を示す。第６図において
、 Ｑ２１−Ｑ２２はトランジスタ、Ｒ１７は抵抗であ
る。本実施例が前述の第１図の実施例とことなる点は、
該トランジスタＱ９．ＱＩＯのエミッタを共通接続させ
、差動対を構成し、トランジスタＱ２２．抵抗Ｒ１７か
らなる停電流源を付けたことである。また、Ｑ２２が飽
和しないようにコレクタ、ベースをダイオード接続した
トランジスタＱ２１を該トランジスタＱｌｌ、 Ｑｌ２
の共通エミッタと接続した点である。本実施例において
も第１図と同じ効果を得ることができる。
、 Ｑ２１−Ｑ２２はトランジスタ、Ｒ１７は抵抗であ
る。本実施例が前述の第１図の実施例とことなる点は、
該トランジスタＱ９．ＱＩＯのエミッタを共通接続させ
、差動対を構成し、トランジスタＱ２２．抵抗Ｒ１７か
らなる停電流源を付けたことである。また、Ｑ２２が飽
和しないようにコレクタ、ベースをダイオード接続した
トランジスタＱ２１を該トランジスタＱｌｌ、 Ｑｌ２
の共通エミッタと接続した点である。本実施例において
も第１図と同じ効果を得ることができる。
第７図に本発明の第三の実施例を示す。第７図において
、Ｑ２１〜Ｑ２２はトランジスタ、Ｒ１７は抵抗である
。本実施例が前述の第１図の実施例と具なる点は、ｎｐ
ｎトランジスタで構成していた差動対をｐｎｐトランジ
スタで構成し、ｐｎｐｈうンジスタで構成していた差動
対をｎｐｎトランジスタで構成した点である。本実施例
においても第１図と同じ効果を得ることができる。
、Ｑ２１〜Ｑ２２はトランジスタ、Ｒ１７は抵抗である
。本実施例が前述の第１図の実施例と具なる点は、ｎｐ
ｎトランジスタで構成していた差動対をｐｎｐトランジ
スタで構成し、ｐｎｐｈうンジスタで構成していた差動
対をｎｐｎトランジスタで構成した点である。本実施例
においても第１図と同じ効果を得ることができる。
本発明によれば、スイッチ回路にプッシュプル回路を付
け、スイッチ回路と出力を接続し、帰還をかけることに
より省電力化、低歪化を図ることができる。
け、スイッチ回路と出力を接続し、帰還をかけることに
より省電力化、低歪化を図ることができる。
第１図は本発明の第１の実施例の回路図、第２図、第３
図、第４図、第５図は従来の回路図、第６図は本発明の
第２の実施例の回路図、第７図は本発明の第３の実施例
の回路図である。 Ｑ１〜Ｑ４、Ｑ１５、Ｑ１６・・・スイッチを構成する
トランジスタ、Ｑ５〜Ｑ８・・・出力段を構成するトラ
ンジスタ。
図、第４図、第５図は従来の回路図、第６図は本発明の
第２の実施例の回路図、第７図は本発明の第３の実施例
の回路図である。 Ｑ１〜Ｑ４、Ｑ１５、Ｑ１６・・・スイッチを構成する
トランジスタ、Ｑ５〜Ｑ８・・・出力段を構成するトラ
ンジスタ。
Claims (1)
- 【特許請求の範囲】 １、第１、第２のトランジスタよりなる差動対および第
３、第４のトランジスタよりなる差動対において、前記
第２、第３のトランジスタはコレクタ共通接続、ベース
共通接続されており、前記第１、第２のトランジスタは
エミッタ共通接続され、第１の電流源に接続され、前記
第３、第４のトランジスタはエミッタ共通接続され、第
２の電流源に接続され、前記第１、第２の電流源のオン
オフによって前記第１のトランジスタのベース、または
第２のトランジスタのベースに入力される信号のどちら
かが選択されるスイッチ回路において、前記スイッチ回
路の出力段にプッシュプル回路を設け、プッシュプル回
路の出力と前記第２、第３のトランジスタのベースを接
続することにより帰還をかけたことを特徴とするスイッ
チ回路。 ２、請求項１記載のスイッチ回路の第５、第６、第７、
第８のトランジスタからなるプッシュプル回路において
、前記第５、第６のトランジスタのエミッタは共通接続
され、前記第６のトランジスタのベースは前記第８のト
ランジスタのベース及びコレクタに接続され、前記第７
、第８のトランジスタのエミッタは共通接続され、前記
第５、第７のトランジスタのベースは共通接続され、前
記第２、第３の共通コレクタに接続することを特徴とす
るスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23695190A JPH04119009A (ja) | 1990-09-10 | 1990-09-10 | スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23695190A JPH04119009A (ja) | 1990-09-10 | 1990-09-10 | スイッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04119009A true JPH04119009A (ja) | 1992-04-20 |
Family
ID=17008179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23695190A Pending JPH04119009A (ja) | 1990-09-10 | 1990-09-10 | スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04119009A (ja) |
-
1990
- 1990-09-10 JP JP23695190A patent/JPH04119009A/ja active Pending
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