JPH04120779A - 超伝導トランジスタの製造方法 - Google Patents
超伝導トランジスタの製造方法Info
- Publication number
- JPH04120779A JPH04120779A JP2241456A JP24145690A JPH04120779A JP H04120779 A JPH04120779 A JP H04120779A JP 2241456 A JP2241456 A JP 2241456A JP 24145690 A JP24145690 A JP 24145690A JP H04120779 A JPH04120779 A JP H04120779A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- superconducting
- semiconductor
- film
- impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 25
- 239000002887 superconductor Substances 0.000 claims abstract description 19
- 239000012535 impurity Substances 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 5
- 150000002500 ions Chemical class 0.000 abstract description 5
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 3
- 229910003822 SiHCl3 Inorganic materials 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 22
- 239000010408 film Substances 0.000 description 19
- 239000013078 crystal Substances 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 230000001427 coherent effect Effects 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 235000014121 butter Nutrition 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、超伝導トランジスタの製造方法に係り、特に
プレーナ型ＭＯ３ＦＥＴ等他の半導体素子との併用が可
能な超伝導トランジスタの製造方法に関する。
プレーナ型ＭＯ３ＦＥＴ等他の半導体素子との併用が可
能な超伝導トランジスタの製造方法に関する。
［従来の技術］
従来、超伝導トランジスタ（Ｔ、Ｄ、Ｃ１ａｒｋ、
Ｒ，Ｊ、 Ｐｒａｎｃｅ、 ａｎｄ Ａ、
Ｄ、 Ｃ。
Ｒ，Ｊ、 Ｐｒａｎｃｅ、 ａｎｄ Ａ、
Ｄ、 Ｃ。
Ｇｒａｓｓｉｅ’Ｆｅａｓｉｂｉｌｉｔｙ ｏｆｈ
ｙｂｒｉｄ Ｊｏｓｅｐｈｓｏｎ ｆｉｅｌｄ
ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓＪ
Ｊ。
ｙｂｒｉｄ Ｊｏｓｅｐｈｓｏｎ ｆｉｅｌｄ
ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓＪ
Ｊ。
Ａｐｐｌ、Ｐｈｙｓ、５１ （５）、Ｍａｙ １
９８０ （２７３６〜２７４３））によれば、第２図に
示すように、ウェハ１の下側（裏側）にゲート絶縁膜４
を介してＡ！からなるゲート電極７を設け、ウェハｌの
上側（表側）に絶縁膜４を形成し、バターニングして必
要部分以外を除去し、その後、その上に超伝導体を形成
し、パターニングして必要部分以外を除去し超伝導電極
６を２つ設けることで超伝導トランジスタを製造するこ
とが開示されている。即ち、ウェハ１を３つの電極（ゲ
ート電極７．超伝導電極６）で挟み込む構造をしており
、ウェハ１の裏側にゲート電極７が設けられている構造
が開示されている。
９８０ （２７３６〜２７４３））によれば、第２図に
示すように、ウェハ１の下側（裏側）にゲート絶縁膜４
を介してＡ！からなるゲート電極７を設け、ウェハｌの
上側（表側）に絶縁膜４を形成し、バターニングして必
要部分以外を除去し、その後、その上に超伝導体を形成
し、パターニングして必要部分以外を除去し超伝導電極
６を２つ設けることで超伝導トランジスタを製造するこ
とが開示されている。即ち、ウェハ１を３つの電極（ゲ
ート電極７．超伝導電極６）で挟み込む構造をしており
、ウェハ１の裏側にゲート電極７が設けられている構造
が開示されている。
前記超伝導トランジスタのゲートの動作は、ゲート電極
７の電圧を、例えば、０〜５■に変化させると、ゲート
酸化膜４に接触した領域でのキャリア濃度が電圧のかけ
方により、キャリアの蓄積、空乏化してキャリアがなく
なる、反転して逆タイプのキャリアが溜まる等、変化す
る。
７の電圧を、例えば、０〜５■に変化させると、ゲート
酸化膜４に接触した領域でのキャリア濃度が電圧のかけ
方により、キャリアの蓄積、空乏化してキャリアがなく
なる、反転して逆タイプのキャリアが溜まる等、変化す
る。
また、前記超伝導トランジスタの超伝導電極６の動作は
、超伝導体６Ａと超伝導体６Ｂとの間が０．１〜１μｍ
離されており、この超伝導体６Ａと超伝導体６Ｂとの間
に電圧をかけて、例えば、方をＯ■、他方を５■とする
と、一方の超伝導体から他方の超伝導体へ電流が流れる
（超伝導のトンネル効果）。そして、超伝導体６Ａと超
伝導体６Ｂとの距離を離していくと、コヒーレント長し
に達する。前記コヒーレント長しは、ゲート電極７の電
圧を変化することにより、その値が変化する。この性質
を利用して、ゲート電極７の電圧を変化することにより
前記超伝導トランジスタのスイッチングを行っている。
、超伝導体６Ａと超伝導体６Ｂとの間が０．１〜１μｍ
離されており、この超伝導体６Ａと超伝導体６Ｂとの間
に電圧をかけて、例えば、方をＯ■、他方を５■とする
と、一方の超伝導体から他方の超伝導体へ電流が流れる
（超伝導のトンネル効果）。そして、超伝導体６Ａと超
伝導体６Ｂとの距離を離していくと、コヒーレント長し
に達する。前記コヒーレント長しは、ゲート電極７の電
圧を変化することにより、その値が変化する。この性質
を利用して、ゲート電極７の電圧を変化することにより
前記超伝導トランジスタのスイッチングを行っている。
超伝導トランジスタは、スイッチング速度が早く、ＣＰ
Ｕの演算部分等への使用が期待されている。しかしなが
ら、前記従来例は、ウェハ１を３つの電極で挟み込む構
造をしており、ウェハＩの裏側にゲート電極７を設けて
、前記ゲート電極７の電圧を変化させてスイッチングを
行う構造なので、ゲート電極７と超伝導電極６間の距離
Ｈを短く （１μｍ以下）する必要がある。このため、
船釣に使用されているウェハ（通常、厚さ０．５〜１ｍ
ｍ）では、厚すぎてそのまま使用できない。また、この
厚いウェハを裏から削って超伝導トランジスタに使用す
る部分のみ薄＜シてプレーナ型ＭＯ３ＦＥＴ等とウェハ
を共有することもできるが、ウェハを削る、ウェハの裏
側に電極を形成する等、手間がかかり、半導体装置の生
産性を著しく低下させ、さらにコストもかかる等の問題
があった。
Ｕの演算部分等への使用が期待されている。しかしなが
ら、前記従来例は、ウェハ１を３つの電極で挟み込む構
造をしており、ウェハＩの裏側にゲート電極７を設けて
、前記ゲート電極７の電圧を変化させてスイッチングを
行う構造なので、ゲート電極７と超伝導電極６間の距離
Ｈを短く （１μｍ以下）する必要がある。このため、
船釣に使用されているウェハ（通常、厚さ０．５〜１ｍ
ｍ）では、厚すぎてそのまま使用できない。また、この
厚いウェハを裏から削って超伝導トランジスタに使用す
る部分のみ薄＜シてプレーナ型ＭＯ３ＦＥＴ等とウェハ
を共有することもできるが、ウェハを削る、ウェハの裏
側に電極を形成する等、手間がかかり、半導体装置の生
産性を著しく低下させ、さらにコストもかかる等の問題
があった。
このため、例えば、ＣＰＵの演算部分に超伝導トランジ
スタを用い、その回りの部分にＭＯＳＦＥＴを使用する
等、超伝導トランジスタとプレーナ型ＭＯ３ＦＥＴ等と
の併用が事実上できないという課題があった。
スタを用い、その回りの部分にＭＯＳＦＥＴを使用する
等、超伝導トランジスタとプレーナ型ＭＯ３ＦＥＴ等と
の併用が事実上できないという課題があった。
本発明は、他の半導体素子と併用して使用できる超伝導
トランジスタの製造方法を従供することを目的とする。
トランジスタの製造方法を従供することを目的とする。
この目的を達成するために本発明は、半導体基板に選択
的に不純物を導入しゲート電極を形成する工程と、前記
半導体基板表面にゲート酸化膜を形成する工程と、前記
ゲート酸化膜上に半導体を成長する工程と、当該半導体
に不純物を導入する工程と、当該不純物を導入した半導
体上に超伝導体からなる電極を形成する工程と、を有す
る超伝導トランジスタの製造方法であることを特徴とす
るものである。
的に不純物を導入しゲート電極を形成する工程と、前記
半導体基板表面にゲート酸化膜を形成する工程と、前記
ゲート酸化膜上に半導体を成長する工程と、当該半導体
に不純物を導入する工程と、当該不純物を導入した半導
体上に超伝導体からなる電極を形成する工程と、を有す
る超伝導トランジスタの製造方法であることを特徴とす
るものである。
この発明に係わる超伝導トランジスタの製造方法によれ
ば、半導体基板（ウェハ）に選択的に不純物を導入する
工程を有することで、ゲートが形成される。そして、こ
の上にゲート酸化膜を形成する工程と７前記ゲート酸化
膜上に半導体を成長する工程を有することで、ウェハの
厚さに関係なく所望の厚さの半導体を得ることができる
。そして、前記半導体に不純物を導入する工程と、前記
不純物を導入した半導体上に超伝導体からなる電極を形
成する工程と、を有することで、ゲート電極と超伝導電
極はウェハの同一面に形成される。
ば、半導体基板（ウェハ）に選択的に不純物を導入する
工程を有することで、ゲートが形成される。そして、こ
の上にゲート酸化膜を形成する工程と７前記ゲート酸化
膜上に半導体を成長する工程を有することで、ウェハの
厚さに関係なく所望の厚さの半導体を得ることができる
。そして、前記半導体に不純物を導入する工程と、前記
不純物を導入した半導体上に超伝導体からなる電極を形
成する工程と、を有することで、ゲート電極と超伝導電
極はウェハの同一面に形成される。
このため、他の半導体素子が実装されたウェハをそのま
ま用いて超伝導トランジスタを形成することができる。
ま用いて超伝導トランジスタを形成することができる。
［実施例］
次に本発明の実施例について、図面に基づいて説明する
。
。
第１図は、本発明に係る超伝導トランジスタの製造工程
断面図を示す。
断面図を示す。
第１図（１）の工程では、ウェハ１上のゲート（拡散層
）となる領域以外を選択的にフォトマスク２でマスクし
、マスク領域以外に不純物としてＡｓをＩ Ｘ １０１
５〜Ｉ Ｘ １０”Ｃｍ−”の濃度で、エネルギー５０
〜２００ＫｅＶでイオン注入する。
）となる領域以外を選択的にフォトマスク２でマスクし
、マスク領域以外に不純物としてＡｓをＩ Ｘ １０１
５〜Ｉ Ｘ １０”Ｃｍ−”の濃度で、エネルギー５０
〜２００ＫｅＶでイオン注入する。
次に、第１図（２）の工程では、第１図（１）の工程で
得たウェハ１を９００〜１０００°Ｃで処理して、Ａｓ
イオンを拡散し、Ｎ゛拡散層３を形成する。
得たウェハ１を９００〜１０００°Ｃで処理して、Ａｓ
イオンを拡散し、Ｎ゛拡散層３を形成する。
次いで、第１図（３）の工程では、第１図（２）で得た
ウェハ１の表面に８００〜１０００″Ｃの０２雰囲気で
１０〜１００分間熱酸化して、５０〜３００人の厚さに
絶縁膜４を形成する。
ウェハ１の表面に８００〜１０００″Ｃの０２雰囲気で
１０〜１００分間熱酸化して、５０〜３００人の厚さに
絶縁膜４を形成する。
次に、第１図（４）の工程では、第１図（３）の工程で
得た絶縁膜４を選択的にバターニングする。
得た絶縁膜４を選択的にバターニングする。
次に、第１図（５）の工程では、第１図（４）の工程で
得たウェハ１上に半導体としてＳｉ単結晶膜５を５ｉＨ
Ｃｊ！：＋を用イテ、１ｏｏｏ〜１２ｏｏ″ｃでエピタ
キシャル成長させ、０．５〜１μｍ程度の厚さに成長さ
せる。この時、Ｓｉ単結晶膜５を薄く成長させるには、
処理時間を管理する又は、エツチングにより行う。その
後、Ｓｉ単結晶膜５に不純物としてＢを１×１０′２〜
１×１０Ｉ４ＣＩＩ＋−２の濃度で、エネルギー２０〜
１００ＫｅＶで＋’オン注入する。
得たウェハ１上に半導体としてＳｉ単結晶膜５を５ｉＨ
Ｃｊ！：＋を用イテ、１ｏｏｏ〜１２ｏｏ″ｃでエピタ
キシャル成長させ、０．５〜１μｍ程度の厚さに成長さ
せる。この時、Ｓｉ単結晶膜５を薄く成長させるには、
処理時間を管理する又は、エツチングにより行う。その
後、Ｓｉ単結晶膜５に不純物としてＢを１×１０′２〜
１×１０Ｉ４ＣＩＩ＋−２の濃度で、エネルギー２０〜
１００ＫｅＶで＋’オン注入する。
次いで、第１図（６）の工程では、第１図（５）の工程
で得た、Ｂがイオン注入されたＳｉ単結晶膜（Ｐ型５ｉ
）ｉｏを選択的にバターニングする。
で得た、Ｂがイオン注入されたＳｉ単結晶膜（Ｐ型５ｉ
）ｉｏを選択的にバターニングする。
次に、第１図（７）の工程では、第１図（６）の工程で
得たウェハ１の表面に絶縁膜４をＣＶＤ法により形成す
る。その後、選択的にバターニングする。
得たウェハ１の表面に絶縁膜４をＣＶＤ法により形成す
る。その後、選択的にバターニングする。
次に、第１図（８）の工程では、第１図（７）の工程で
得たウェハ１表面に超伝導体６としてＰｂをＣＶＤ法に
より１μｍの厚さに形成する。
得たウェハ１表面に超伝導体６としてＰｂをＣＶＤ法に
より１μｍの厚さに形成する。
次いで、第１図（９）の工程では、第１図（８）の工程
で得た超伝導体６を電子ビーム法により、０．１〜０．
５μｍのクリアランスで切断し、２つの超伝導体６から
成る超伝導電極を得る。
で得た超伝導体６を電子ビーム法により、０．１〜０．
５μｍのクリアランスで切断し、２つの超伝導体６から
成る超伝導電極を得る。
このようにして、ウェハの同一面のみを使用して、プレ
ーナ型ＭＯ３ＦＥＴ等他の半導体素子と併用可能な超伝
導トランジスタを得た。
ーナ型ＭＯ３ＦＥＴ等他の半導体素子と併用可能な超伝
導トランジスタを得た。
以上の製造方法で得た超伝導トランジスタは、例えば、
ＭＯＳＦＥＴのドレイン領域をそのままゲートとして用
いて超伝導トランジスタを形成することもできる。従っ
て、他の半導体素子と併用する際、高集積化も可能とな
る。
ＭＯＳＦＥＴのドレイン領域をそのままゲートとして用
いて超伝導トランジスタを形成することもできる。従っ
て、他の半導体素子と併用する際、高集積化も可能とな
る。
本実施例では、第１図（１）の工程でＮ型の拡散層を形
成するために、不純物としてＡｓを用いたが、ｐ、ｓｂ
等を用いても良（、また、Ｐ型の拡散層を形成する時は
、Ｂ、ＢＦ２．Ｉｎ等を用いることができる。
成するために、不純物としてＡｓを用いたが、ｐ、ｓｂ
等を用いても良（、また、Ｐ型の拡散層を形成する時は
、Ｂ、ＢＦ２．Ｉｎ等を用いることができる。
第１図（３）の工程では、絶縁膜４の形成方法として熱
酸化を用いたが、この他、ＣＶＤ法等により形成しても
良い。
酸化を用いたが、この他、ＣＶＤ法等により形成しても
良い。
第１図（５）の工程で半導体として、Ｓｉ単結晶膜を成
長させたが、Ｇｅ単結晶膜等他の半導体を成長させても
良い。また、成長方法として、薄膜の成長に適している
エピタキシャル成長を用いたが、ＣＶＤ法等を用いても
良い。
長させたが、Ｇｅ単結晶膜等他の半導体を成長させても
良い。また、成長方法として、薄膜の成長に適している
エピタキシャル成長を用いたが、ＣＶＤ法等を用いても
良い。
そして、Ｓｉ単結晶膜を成長させるために５ｉＨＣ１ｚ
を用いたが、コノ他、５ｘＣｊ２４等を用いても良い
。そして、Ｓｉ単結晶膜に導入する不純物としてＢを用
いたが、ＢＦｚ、Ｉｎ等を用いても良い。
を用いたが、コノ他、５ｘＣｊ２４等を用いても良い
。そして、Ｓｉ単結晶膜に導入する不純物としてＢを用
いたが、ＢＦｚ、Ｉｎ等を用いても良い。
また、不純物の導入方法として、イオン注入の他、拡散
法等を用いても良い。
法等を用いても良い。
第１図（８）の工程で超伝導体としてＰｂを用いたが、
Ｓｎ等の低温超伝導体、 Ｙ−Ｂ−Ｃ−０等の高温超伝
導体を用いても良い。また、超伝導体の形成方法として
ＣＶＤ法を用いたがスパッタ法等を用いても良い。
Ｓｎ等の低温超伝導体、 Ｙ−Ｂ−Ｃ−０等の高温超伝
導体を用いても良い。また、超伝導体の形成方法として
ＣＶＤ法を用いたがスパッタ法等を用いても良い。
第１図（９）の工程で超伝導体を電子ビームにより切断
したが、選択的にバターニングしてマスクする等の方法
により切断しても良い。
したが、選択的にバターニングしてマスクする等の方法
により切断しても良い。
また、超伝導体間の距離は、任意に決めて良い。
（発明の効果〕
以上説明したように本発明に係わる超伝導トランジスタ
の製造方法によれば、ゲート電極と超伝導電極をウェハ
の同一面に形成することができる。
の製造方法によれば、ゲート電極と超伝導電極をウェハ
の同一面に形成することができる。
このため、超伝導トランジスタのウェハを薄くする必要
がなく、他の素子が実装されているウェハをそのまま用
いて超伝導トランジスタを形成することができる。この
結果、他の半導体素子と超伝導トランジスタとを併用す
ることができる。
がなく、他の素子が実装されているウェハをそのまま用
いて超伝導トランジスタを形成することができる。この
結果、他の半導体素子と超伝導トランジスタとを併用す
ることができる。
第１図は、実施例に係る超伝導トランジスタの製造工程
断面図、第２図は従来の超伝導トランジスタの断面図を
示す。 図中、１はウェハ、２はフォトマスク、３はＮ゛拡散層
、４は絶縁膜、５はＳｉ単結晶膜、６は超伝導電極、 ７はゲート電極、 ０はＰ型Ｓ ｉを示 す。
断面図、第２図は従来の超伝導トランジスタの断面図を
示す。 図中、１はウェハ、２はフォトマスク、３はＮ゛拡散層
、４は絶縁膜、５はＳｉ単結晶膜、６は超伝導電極、 ７はゲート電極、 ０はＰ型Ｓ ｉを示 す。
Claims (1)
- （１）半導体基板に選択的に不純物を導入してゲート電
極を形成する工程と、前記半導体基板表面にゲート酸化
膜を形成する工程と、前記ゲート酸化膜上に半導体を成
長する工程と、当該半導体に不純物を導入する工程と、
当該不純物を導入した半導体上に超伝導体からなる電極
を形成する工程と、を有することを特徴とする超伝導ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2241456A JPH04120779A (ja) | 1990-09-12 | 1990-09-12 | 超伝導トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2241456A JPH04120779A (ja) | 1990-09-12 | 1990-09-12 | 超伝導トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04120779A true JPH04120779A (ja) | 1992-04-21 |
Family
ID=17074586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2241456A Pending JPH04120779A (ja) | 1990-09-12 | 1990-09-12 | 超伝導トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04120779A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102011086594A1 (de) | 2010-11-22 | 2012-05-24 | Denso Corporation | Beschleunigungs- und winkelgeschwindigkeitserfassungsvorrichtung |
-
1990
- 1990-09-12 JP JP2241456A patent/JPH04120779A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102011086594A1 (de) | 2010-11-22 | 2012-05-24 | Denso Corporation | Beschleunigungs- und winkelgeschwindigkeitserfassungsvorrichtung |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0085434B1 (en) | Semiconductor devices and method for making the same | |
| JP2929291B2 (ja) | 絶縁ゲート電界効果トランジスタの製造方法 | |
| US5170231A (en) | Silicon carbide field-effect transistor with improved breakdown voltage and low leakage current | |
| EP0064829B1 (en) | High electron mobility semiconductor device and process for producing the same | |
| JPS62286283A (ja) | 半導体装置 | |
| JPH03173442A (ja) | 接合形電界効果トランジスタ及び作製方法 | |
| JPH04120779A (ja) | 超伝導トランジスタの製造方法 | |
| JPS63122177A (ja) | 半導体装置とその製造方法 | |
| JP2611342B2 (ja) | 半導体装置の製造方法 | |
| JPS6184869A (ja) | 半導体装置及びその製造方法 | |
| JP2720153B2 (ja) | 絶縁ゲート電界効果トランジスタ及びその製造方法 | |
| JPS6318348B2 (ja) | ||
| JPH0969611A (ja) | 半導体装置およびその製造方法 | |
| JP2707436B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP2996267B2 (ja) | 絶縁ゲート型電界効果トランジスタの製造方法 | |
| JP2728427B2 (ja) | 電界効果型トランジスタとその製法 | |
| JPS60107867A (ja) | 半導体装置とその製法 | |
| JPS5918679A (ja) | 半導体装置 | |
| JPS61270873A (ja) | 半導体装置 | |
| JPS6332273B2 (ja) | ||
| JPH0775237B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH05283434A (ja) | 化合物半導体装置の製造方法 | |
| JPS6342177A (ja) | 半導体素子の製造方法 | |
| JPH0563946B2 (ja) | ||
| JPH02219271A (ja) | 化合物半導体電界効果トランジスタとその製造方法 |