JPH02219271A - 化合物半導体電界効果トランジスタとその製造方法 - Google Patents
化合物半導体電界効果トランジスタとその製造方法Info
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- JPH02219271A JPH02219271A JP4000189A JP4000189A JPH02219271A JP H02219271 A JPH02219271 A JP H02219271A JP 4000189 A JP4000189 A JP 4000189A JP 4000189 A JP4000189 A JP 4000189A JP H02219271 A JPH02219271 A JP H02219271A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は■−■族化合物半導体、とりわけＧａＡｓを用
いた超高速・超高周波化合物半導体電界効果トランジス
タおよびその製造方法に関するものである。
いた超高速・超高周波化合物半導体電界効果トランジス
タおよびその製造方法に関するものである。
（従来の技術）
従来、化合物半導体、とりわけＧａＡｓと非晶質絶縁層
、例えばシリコン酸化膜、アルミニウム酸化膜等からな
るＭＩＳ構造を用いた電界効果トランジスタの製作が試
みられている。しかし、ＧａＡｓと非晶質絶縁層の界面
に存在する欠陥、自然酸化膜。
、例えばシリコン酸化膜、アルミニウム酸化膜等からな
るＭＩＳ構造を用いた電界効果トランジスタの製作が試
みられている。しかし、ＧａＡｓと非晶質絶縁層の界面
に存在する欠陥、自然酸化膜。
ディスオーダ等を除去することが困難で、これらに起因
する界面準位密度が高く、このような非晶質絶縁層／Ｇ
ａＡｓ界面で構成されるＭＩＳ構造を用いたＧａＡｓ電
界効果トランジスタ（ＧａＡｓＭ Ｉ Ｓ Ｆ ＥＴ）
においては、チャネルとなる良好な反転層が形成できず
、トランジスタ動作を実現することが困難であった（例
えば、長谷用英機、応用物理、第５０巻、第１２号“■
−■族半導体のＭＩＳ界面とその応用゛）。
する界面準位密度が高く、このような非晶質絶縁層／Ｇ
ａＡｓ界面で構成されるＭＩＳ構造を用いたＧａＡｓ電
界効果トランジスタ（ＧａＡｓＭ Ｉ Ｓ Ｆ ＥＴ）
においては、チャネルとなる良好な反転層が形成できず
、トランジスタ動作を実現することが困難であった（例
えば、長谷用英機、応用物理、第５０巻、第１２号“■
−■族半導体のＭＩＳ界面とその応用゛）。
これを克服するため、第２図に示すように（１００）方
位を有する半絶縁性ＧａＡｓ基板上に、蛍石構造を有す
る単結晶絶縁層、例えば単結晶弗化カルシュラムＣａＦ
２を分子線エピタキシャル法（ＭＢＥ）により形成した
ヘテロ構造を用いたＧａＡｓＭＩＳＦＥＴの製作が試み
られている（Ｔ、 Ｗａｈｏ ａｎｄＦ、 Ｙａｎａｇ
ａｗａ、 ＩＥＥｌ［ｔ ＥＤＬ−９，Ｎｏ、１０ （
１９８Ｂ） ｐ、５４Ｂ“＾ ＧａＡｓ ＭＩＳＦＥ
Ｔ ｕｓｉｎｇ ａｎ ＭＢＥ−ｇｒｏｗｎ
ＣａＦ、 ｇａｔｅｉｎｓｕｌａｔｏｒ １ａｙｅｒ
”）。
位を有する半絶縁性ＧａＡｓ基板上に、蛍石構造を有す
る単結晶絶縁層、例えば単結晶弗化カルシュラムＣａＦ
２を分子線エピタキシャル法（ＭＢＥ）により形成した
ヘテロ構造を用いたＧａＡｓＭＩＳＦＥＴの製作が試み
られている（Ｔ、 Ｗａｈｏ ａｎｄＦ、 Ｙａｎａｇ
ａｗａ、 ＩＥＥｌ［ｔ ＥＤＬ−９，Ｎｏ、１０ （
１９８Ｂ） ｐ、５４Ｂ“＾ ＧａＡｓ ＭＩＳＦＥ
Ｔ ｕｓｉｎｇ ａｎ ＭＢＥ−ｇｒｏｗｎ
ＣａＦ、 ｇａｔｅｉｎｓｕｌａｔｏｒ １ａｙｅｒ
”）。
このようなＧａＡｓＭ Ｉ Ｓ Ｆ Ｅ Ｔ構造は、半
絶縁性ＧａＡｓ基板１１上にアンドープ（１００） Ｇ
ａＡｓ半導体層１２と単結晶弗化物膜ＣａＦｚ１６とを
連続して形成したヘテロ構造を用い、ゲート電極１７を
マスクに不純物となるイオンのイオン注入を行い、それ
に続く不純物活性化のための高温のアニールを行い、自
己整合的にソース領域１３ａ、ドレイン領域１３ｂを形
成した後に、更に、ソース電極１４ａ、ドレイン電極１
４ｂを形成することにより得られる。このＧａＡｓＭ
Ｉ Ｓ Ｆ Ｅ Ｔは、ゲート電極１７に所定の正の電
圧を印加し、ゲート電極下の半導体層１２中にチャネル
１５が形成することにより、通常のＦＥＴと同様の動作
を行うものである。
絶縁性ＧａＡｓ基板１１上にアンドープ（１００） Ｇ
ａＡｓ半導体層１２と単結晶弗化物膜ＣａＦｚ１６とを
連続して形成したヘテロ構造を用い、ゲート電極１７を
マスクに不純物となるイオンのイオン注入を行い、それ
に続く不純物活性化のための高温のアニールを行い、自
己整合的にソース領域１３ａ、ドレイン領域１３ｂを形
成した後に、更に、ソース電極１４ａ、ドレイン電極１
４ｂを形成することにより得られる。このＧａＡｓＭ
Ｉ Ｓ Ｆ Ｅ Ｔは、ゲート電極１７に所定の正の電
圧を印加し、ゲート電極下の半導体層１２中にチャネル
１５が形成することにより、通常のＦＥＴと同様の動作
を行うものである。
（発明が解決しようとする課題）
しかし、このような（１００） ＧａＡｓ半導体層上に
成長したＣａＦ２をゲート絶縁膜に用いた従来型ＧａＡ
ｇＭＩＳＦＥＴ構造では以下に述べる問題点があった。
成長したＣａＦ２をゲート絶縁膜に用いた従来型ＧａＡ
ｇＭＩＳＦＥＴ構造では以下に述べる問題点があった。
（イ）ゲートリーク電流Ｉ９が大きく、トランジスタの
性能（トランスコンダクタンスｇｌＩ消費電力）が低下
する。
性能（トランスコンダクタンスｇｌＩ消費電力）が低下
する。
（ロ）界面準位密度の大幅な低減が困難で、闇値電圧が
高く、製造バラツキが大きい。
高く、製造バラツキが大きい。
（ハ）トランジスタ特性が不安定性である。
また、ＧａＡｓＭ Ｉ Ｓ Ｆ Ｅ Ｔを製造する上で
は、ソース、ドレイン領域形成のためにイオン注入した
不純物の活性化のための熱処理過程において、蒸気圧が
高い■族元素の蒸発防止の目的で、前述の非晶質絶縁膜
を用いる方法、もしくは、同種の化合物半導体基板で覆
ういわゆるフェースツウフェースの方法等が採用されて
いるが、化合物半導体構成元素のアウトデイツージョン
、非晶質膜形成過程および熱処理過程等における化合物
半導体表面への不純物混入が避けられず、化合物半導体
／絶縁体界面の電気的特性、ひいてはＭＩＳＦＥＴ特性
に重大な悪影響を及ぼすという問題点があった。
は、ソース、ドレイン領域形成のためにイオン注入した
不純物の活性化のための熱処理過程において、蒸気圧が
高い■族元素の蒸発防止の目的で、前述の非晶質絶縁膜
を用いる方法、もしくは、同種の化合物半導体基板で覆
ういわゆるフェースツウフェースの方法等が採用されて
いるが、化合物半導体構成元素のアウトデイツージョン
、非晶質膜形成過程および熱処理過程等における化合物
半導体表面への不純物混入が避けられず、化合物半導体
／絶縁体界面の電気的特性、ひいてはＭＩＳＦＥＴ特性
に重大な悪影響を及ぼすという問題点があった。
本発明は上記の欠点を改善するために提案されたもので
、その目的は、ゲートリーク電流の低減化、闇値電圧の
低下、素子動作の安定化を図った高性能の化合物半導体
電界効果トランジスタの実現と、その製造方法を提供す
ることにある。
、その目的は、ゲートリーク電流の低減化、闇値電圧の
低下、素子動作の安定化を図った高性能の化合物半導体
電界効果トランジスタの実現と、その製造方法を提供す
ることにある。
（課題を解決するための手段）
上記の目的を達成するため、本発明は単結晶基板と、前
記単結晶基板上に形成された閃亜鉛鉱型結晶構造を有す
る第１の半導体層と、前記第１の半導体層上に形成され
た蛍石型結晶構造を有する第１の絶縁層と、前記第１の
絶縁層上に設けられたゲート電極と、前記第１の半導体
層中に設けられたソース領域及びドレイン領域と、前記
ソース領域及びドレイン領域にそれぞれ連接して設けら
れたソース電極及びドレイン電極とを備え、第１の半導
体層と第１の絶縁層とが（１１１）面ないしそれに近接
した面方位であることを特徴とする化合物半導体電界効
果トランジスタを発明の要旨とするものである。
記単結晶基板上に形成された閃亜鉛鉱型結晶構造を有す
る第１の半導体層と、前記第１の半導体層上に形成され
た蛍石型結晶構造を有する第１の絶縁層と、前記第１の
絶縁層上に設けられたゲート電極と、前記第１の半導体
層中に設けられたソース領域及びドレイン領域と、前記
ソース領域及びドレイン領域にそれぞれ連接して設けら
れたソース電極及びドレイン電極とを備え、第１の半導
体層と第１の絶縁層とが（１１１）面ないしそれに近接
した面方位であることを特徴とする化合物半導体電界効
果トランジスタを発明の要旨とするものである。
さらに、本発明は（１１１） Ｂ方位面の半絶縁性基板
上に、分子線エピタキシャル法により閃亜鉛鉱型結晶構
造を有する第１の半導体層を形成す＝５ る工程と、引き続き同一真空中で前記第１の半導体層上
に分子線エピタキシャル法によりゲート絶縁膜として作
用する単結晶絶縁層を形成する工程と、前記の絶縁層を
保護膜として用い、イオン注入不純物を活性化するため
のアニール工程とを含むことを特徴とする化合物半導体
電界効果トランジスタの製造方法を発明の要旨とするも
のである。
上に、分子線エピタキシャル法により閃亜鉛鉱型結晶構
造を有する第１の半導体層を形成す＝５ る工程と、引き続き同一真空中で前記第１の半導体層上
に分子線エピタキシャル法によりゲート絶縁膜として作
用する単結晶絶縁層を形成する工程と、前記の絶縁層を
保護膜として用い、イオン注入不純物を活性化するため
のアニール工程とを含むことを特徴とする化合物半導体
電界効果トランジスタの製造方法を発明の要旨とするも
のである。
（作用）
本発明の最も主要な特徴は、蛍石型単結晶の（１１１）
面の表面エネルギーが他の面方位の表面エネルギーに比
べて最も低く、前記の蛍石型単結晶上に堆積される結晶
構造が類似の閃亜鉛鉱型化合物半導体の（１１１）面上
に層状成長することを利用して、全過程を通して層状モ
ードで形成した急峻な化合物半導体層／単結晶絶縁層へ
テロ構造を利用した化合物半導体電界効果トランジスタ
の構造にある。従って、単結晶絶縁層の均一性が飛躍的
に改善され、高抵抗率を実現できる結果、ゲートリーク
電流が低減化できるという作用を有する。
面の表面エネルギーが他の面方位の表面エネルギーに比
べて最も低く、前記の蛍石型単結晶上に堆積される結晶
構造が類似の閃亜鉛鉱型化合物半導体の（１１１）面上
に層状成長することを利用して、全過程を通して層状モ
ードで形成した急峻な化合物半導体層／単結晶絶縁層へ
テロ構造を利用した化合物半導体電界効果トランジスタ
の構造にある。従って、単結晶絶縁層の均一性が飛躍的
に改善され、高抵抗率を実現できる結果、ゲートリーク
電流が低減化できるという作用を有する。
上記特徴を有するため、また同時に、第二の特徴として
、蛍石型結晶構造を有する複数の絶縁体の混晶絶縁層を
用い半導体層と格子整合を図っているため、界面準位の
原因となる界面での不結合対（ダングリングボンド）の
発生を抑え、界面準位密度を低減化することで、閾値低
減化が図れるという効果を、また、応力発生を抑止しト
ランジスタ特性の安定化が向上するという効果を有する
。
、蛍石型結晶構造を有する複数の絶縁体の混晶絶縁層を
用い半導体層と格子整合を図っているため、界面準位の
原因となる界面での不結合対（ダングリングボンド）の
発生を抑え、界面準位密度を低減化することで、閾値低
減化が図れるという効果を、また、応力発生を抑止しト
ランジスタ特性の安定化が向上するという効果を有する
。
以上の効果を有するため、従来にない優れた高速性、低
消費電力性を有する電界効果トランジスタを実現できる
。
消費電力性を有する電界効果トランジスタを実現できる
。
（実施例）
次に本発明の実施例について説明する。なお、実施例は
一つの例示であって、本発明の精神を逸脱しない範囲で
、種々の変更あるいは改良を行いうろことは言うまでも
ない。
一つの例示であって、本発明の精神を逸脱しない範囲で
、種々の変更あるいは改良を行いうろことは言うまでも
ない。
第１図は本発明の詳細な説明する図である。
本構造を実現する方法について、先ず界面形成方法、次
にＦＥＴ構造形成方法の順について説明する。
にＦＥＴ構造形成方法の順について説明する。
先ず、引上げ封止法（ＬＥＣ）による半絶縁性（１１１
） ＢＧａＡｓ結晶基板２１の上に第１の半導体層であ
るアンドープＧａＡｓ層２２を分子線エピタキシャル法
によりホモエピタキシャル成長し、次いで、分子線エピ
タキシャル法で弗化カルシュラム・ストロンチュウムＣ
ａ、ｌＳｒ＋−ｘＦｚを成長することにより、単結晶絶
縁層（ゲート絶縁膜として作用する）２３を形成する。
） ＢＧａＡｓ結晶基板２１の上に第１の半導体層であ
るアンドープＧａＡｓ層２２を分子線エピタキシャル法
によりホモエピタキシャル成長し、次いで、分子線エピ
タキシャル法で弗化カルシュラム・ストロンチュウムＣ
ａ、ｌＳｒ＋−ｘＦｚを成長することにより、単結晶絶
縁層（ゲート絶縁膜として作用する）２３を形成する。
半導体層２２の形成には、通常良く用いられる成長条件
、例えば、基板温度が６５０°Ｃ１成長速度は約０．６
ｎ／ ｈ 、膜厚は０．７ｎを用いる。
、例えば、基板温度が６５０°Ｃ１成長速度は約０．６
ｎ／ ｈ 、膜厚は０．７ｎを用いる。
この時のＧａＡｓ層２２の伝導型はＰで、キャリア濃度
は１０”〜１０”ｃｍ−”である。また単結晶ＣａＸＳ
ｒ＋−ｘＦｚ膜２３の成長条件としては、例えば、基板
温度５００℃、成長速度０．０６７１ｍ／ｈ、膜厚６０
ｎｍを用いる。これらの条件、または、類似の条件下で
は、半導体層と単結晶絶縁層とは共に基板方位（１１１
）に揃い、（１１１）面方位を持って成長した半導体／
絶縁体界面を形成できる。
は１０”〜１０”ｃｍ−”である。また単結晶ＣａＸＳ
ｒ＋−ｘＦｚ膜２３の成長条件としては、例えば、基板
温度５００℃、成長速度０．０６７１ｍ／ｈ、膜厚６０
ｎｍを用いる。これらの条件、または、類似の条件下で
は、半導体層と単結晶絶縁層とは共に基板方位（１１１
）に揃い、（１１１）面方位を持って成長した半導体／
絶縁体界面を形成できる。
前記の第一の蛍石構造の単結晶絶縁層の格子定数が第一
の閃亜鉛鉱型半導体層の格子定数と、±０．５％の範囲
内で格子整合していることが好ましい。
の閃亜鉛鉱型半導体層の格子定数と、±０．５％の範囲
内で格子整合していることが好ましい。
また、前記の第一の閃亜鉛鉱型半導体層がＧａＡｓから
なり、第一の蛍石構造の単結晶絶縁層が弗化カルシュラ
ム・ストロンチュウムであり、且つ、カルシュラムとス
トロンチュウムの比率が、１；（０，９〜１．３）の範
囲であることが好ましい。
なり、第一の蛍石構造の単結晶絶縁層が弗化カルシュラ
ム・ストロンチュウムであり、且つ、カルシュラムとス
トロンチュウムの比率が、１；（０，９〜１．３）の範
囲であることが好ましい。
分子線エピタキシャル法に用いる分子線源としては、高
純度弗化カルシュラムＣａＦｚと高純度弗化ストロンチ
ュウムＳｒＦ２を用いる。各分子線源のセル温度を制御
することにより、ＣａとＳｒの組成比χを±３％以内の
精度で任意の値に設定できるが、ここではχを成長温度
に応じて、例えば、室温では約０．４４． ６００’Ｃ
では約０．５６とすることで、ＣａＸ５ｒ１−ｘＦ２と
ＧａＡｓとの格子整合を図ることができる。
純度弗化カルシュラムＣａＦｚと高純度弗化ストロンチ
ュウムＳｒＦ２を用いる。各分子線源のセル温度を制御
することにより、ＣａとＳｒの組成比χを±３％以内の
精度で任意の値に設定できるが、ここではχを成長温度
に応じて、例えば、室温では約０．４４． ６００’Ｃ
では約０．５６とすることで、ＣａＸ５ｒ１−ｘＦ２と
ＧａＡｓとの格子整合を図ることができる。
ＦＥＴ製作には、良く知られている通常のＧａＡｓＭＥ
ＳＦＥＴ製作に用いられている高融点金属ゲートセルフ
ァラインプロセス（例えば、１９８１１ＳＳＣＣＴｅｃ
ｈｎｉｃａｌ Ｄｉｇｅｓｔ ”Ａ ｓｅｌｆ−ａｌｉ
ｇｎｅｄ ５ｏｕｒｃｅ／ｄｒａｉｎ ｐｌａｎａｒ
ｄｅｖｉｃｅ ｆｏｒ ｕｌｔｒａ−ｈｉｇｈ−ｓｐｅ
ｅｄ ＧａＡｓＭＥＳＦＥＴ’ ＶＬＳＩ ’ ｓ”）
に類似する工程を採用する。
ＳＦＥＴ製作に用いられている高融点金属ゲートセルフ
ァラインプロセス（例えば、１９８１１ＳＳＣＣＴｅｃ
ｈｎｉｃａｌ Ｄｉｇｅｓｔ ”Ａ ｓｅｌｆ−ａｌｉ
ｇｎｅｄ ５ｏｕｒｃｅ／ｄｒａｉｎ ｐｌａｎａｒ
ｄｅｖｉｃｅ ｆｏｒ ｕｌｔｒａ−ｈｉｇｈ−ｓｐｅ
ｅｄ ＧａＡｓＭＥＳＦＥＴ’ ＶＬＳＩ ’ ｓ”）
に類似する工程を採用する。
先ず、全面にスパッタ法により高融点金属膜ＷＳｔを形
成し、通常の反応性イオンエツチング（ＲＩＢ）法を用
いゲート電極２４を形成する。次に、ｎ形不純物として
Ｓｔイオンを、例えばエネルギー５０ ＫｅＶ、 ド
ーズ量４ ＸＩＯ”ｃｍ−”の条件下で、ゲート電極２
４をイオン注入し、更に活性化のための高温のアニール
を、単結晶絶縁層２３を保護膜として用いて、例えば６
５０“６〜８００°Ｃ，４〜１０秒の条件で行い自己整
合的にソース領域２５ａ、ドレイン領域２５ｂを形成す
る。
成し、通常の反応性イオンエツチング（ＲＩＢ）法を用
いゲート電極２４を形成する。次に、ｎ形不純物として
Ｓｔイオンを、例えばエネルギー５０ ＫｅＶ、 ド
ーズ量４ ＸＩＯ”ｃｍ−”の条件下で、ゲート電極２
４をイオン注入し、更に活性化のための高温のアニール
を、単結晶絶縁層２３を保護膜として用いて、例えば６
５０“６〜８００°Ｃ，４〜１０秒の条件で行い自己整
合的にソース領域２５ａ、ドレイン領域２５ｂを形成す
る。
このアニール工程において、単結晶絶縁層２３ヲＧａＡ
ｓ層２２の表面保護膜として利用する。
ｓ層２２の表面保護膜として利用する。
更に、レジストをマスクにＨＣＩ系エツチング液により
単結晶弗化物混晶層をエツチングして、ソース領域並び
にドレイン領域とのコンタクト窓開けを行った後、Ａｕ
ＧｅＮｉからなるオーミック用及びＴｉ／Ａｕからなる
配線用のソース電極２６ａ、ドレイン電極２６ｂを形成
し、Ｎ−チャネルのＧａＡｓＭ Ｉ ５ＦＥＴ構造が実
現できる。このような構造になっているため、ゲート電
極に所定の正の電圧、例えば、０．９Ｖ以上の値を印加
すると、ゲート電極２４下の絶縁層２３近傍の第１の半
導体層２２中にＮ形のチャネル２７が形成され、通常の
ＦＥＴ動作が得られる。
単結晶弗化物混晶層をエツチングして、ソース領域並び
にドレイン領域とのコンタクト窓開けを行った後、Ａｕ
ＧｅＮｉからなるオーミック用及びＴｉ／Ａｕからなる
配線用のソース電極２６ａ、ドレイン電極２６ｂを形成
し、Ｎ−チャネルのＧａＡｓＭ Ｉ ５ＦＥＴ構造が実
現できる。このような構造になっているため、ゲート電
極に所定の正の電圧、例えば、０．９Ｖ以上の値を印加
すると、ゲート電極２４下の絶縁層２３近傍の第１の半
導体層２２中にＮ形のチャネル２７が形成され、通常の
ＦＥＴ動作が得られる。
また、同様にして、Ｐ−チャネルのＧａＡｓＭ Ｉ ５
ＦＥＴを製作する場合は、上記ＭＩＳＦＥＴ製作の不純
物イオン注入工程でｎ形不純物の代わりに、ｐ形不純物
となるＢｅイオンを、エネルギー３０ＫｅＶ 。
ＦＥＴを製作する場合は、上記ＭＩＳＦＥＴ製作の不純
物イオン注入工程でｎ形不純物の代わりに、ｐ形不純物
となるＢｅイオンを、エネルギー３０ＫｅＶ 。
ドーズ量２ Ｘ１０１３ｃｍ−”でイオン注入すること
と共に、オーミック電極に＾ｕＺｎを用いることで、実
現できる。
と共に、オーミック電極に＾ｕＺｎを用いることで、実
現できる。
また、上述のＮ−チャネル、並びにＰ−チャネルＭＩＳ
ＦＥＴを同一へテロ基板上に形成し、Ｈ゛イオン注入法
等で各ＭＩＳＦＥＴの素子間分離を行うと共に、両者を
Ｔｉ／Ａｕ配線電極により相互に接続することによって
、これらのＧａＡｓＭ Ｉ Ｓ Ｆ ＥＴを用いた相補
型回路を実現できる。この際、ＮチャネルＧａＡｓＭ
Ｉ Ｓ Ｆ Ｅ Ｔを形成する場合は、チャネルが形成
されるホモエピタキシャル成長したＧａＡｓ層には１０
１５〜７×１０′６／Ｃｍ３のｐ形不純物を成長時、或
いはゲート電極形成前にイオン注入法によりドーピング
し、逆に、ＰチャネルＧａＡｓＭＩＳＦＥＴを形成する
場合は、同様にＧａＡｓ層にｎ形不純物をドーピングす
ると更に良好な特性が得られることは勿論である。
ＦＥＴを同一へテロ基板上に形成し、Ｈ゛イオン注入法
等で各ＭＩＳＦＥＴの素子間分離を行うと共に、両者を
Ｔｉ／Ａｕ配線電極により相互に接続することによって
、これらのＧａＡｓＭ Ｉ Ｓ Ｆ ＥＴを用いた相補
型回路を実現できる。この際、ＮチャネルＧａＡｓＭ
Ｉ Ｓ Ｆ Ｅ Ｔを形成する場合は、チャネルが形成
されるホモエピタキシャル成長したＧａＡｓ層には１０
１５〜７×１０′６／Ｃｍ３のｐ形不純物を成長時、或
いはゲート電極形成前にイオン注入法によりドーピング
し、逆に、ＰチャネルＧａＡｓＭＩＳＦＥＴを形成する
場合は、同様にＧａＡｓ層にｎ形不純物をドーピングす
ると更に良好な特性が得られることは勿論である。
また、本発明によるトランジスタにおいて、ソース領域
及びドレイン領域がｐ形にドープされ、その場合のチャ
ネルにおける主要な電流担体は正孔である。
及びドレイン領域がｐ形にドープされ、その場合のチャ
ネルにおける主要な電流担体は正孔である。
ＣａｘＳｒ＋−ｘＦｚ膜においては、（１１１）面の表
面エネルギーが最も小さいため、本実施例のごとく、（
１１１） Ｂ方位のＧａＡｓ層上にＣａ、Ｓｒ 、−ｘ
Ｆ ｚ層を形成すると、Ｃａ）ＩＳｒ＋−ＸＦ２層が、
第１層目からゲート用絶縁層に必要な５〜５０ｎｍの膜
厚まで層状に成長することを、我々は反射高速電子線（
’ＲＨＥＥＤ）解析により確認した。このため、従来の
（００１）基板上にＣａ、Ｓｒ＋−ｘＦｚ膜を成長する
ときに顕著であった３次元的に島状成長した島の合体に
伴い導入された多量の欠陥生成が大幅に抑止され、良好
な絶縁特性を有するゲート絶縁層の形成が可能になった
。この場合の単結晶絶縁層２３の抵抗率は０．１〜５
ＸＩＯ”Ω・ｃｍと従来の約５０〜１００倍大きくでき
た。このため、本ＭＩＳＦＥＴのゲートリーク電流の大
幅な低減化が可能になった。
面エネルギーが最も小さいため、本実施例のごとく、（
１１１） Ｂ方位のＧａＡｓ層上にＣａ、Ｓｒ 、−ｘ
Ｆ ｚ層を形成すると、Ｃａ）ＩＳｒ＋−ＸＦ２層が、
第１層目からゲート用絶縁層に必要な５〜５０ｎｍの膜
厚まで層状に成長することを、我々は反射高速電子線（
’ＲＨＥＥＤ）解析により確認した。このため、従来の
（００１）基板上にＣａ、Ｓｒ＋−ｘＦｚ膜を成長する
ときに顕著であった３次元的に島状成長した島の合体に
伴い導入された多量の欠陥生成が大幅に抑止され、良好
な絶縁特性を有するゲート絶縁層の形成が可能になった
。この場合の単結晶絶縁層２３の抵抗率は０．１〜５
ＸＩＯ”Ω・ｃｍと従来の約５０〜１００倍大きくでき
た。このため、本ＭＩＳＦＥＴのゲートリーク電流の大
幅な低減化が可能になった。
ゲート−リーク電流の大幅な低減化が可能になったため
、相補型回路ではトランジスタのスイッチ動作時板外に
トランジスタに流れる電流が大幅に低減化でき、ＧａＡ
ｓ本来が有する高速性と共に、低消費電力性を合わせも
つ回路が実現できる。
、相補型回路ではトランジスタのスイッチ動作時板外に
トランジスタに流れる電流が大幅に低減化でき、ＧａＡ
ｓ本来が有する高速性と共に、低消費電力性を合わせも
つ回路が実現できる。
本実施例では、Ｃａ）（Ｓｒ＋−ｘＦｚが成長する基板
として（１１１）面方位のＧａＡｓを用いているため、
ＣａＸＳｒ＋−、Ｆｚ膜は層状に成長し、急峻な界面が
形成されており、更に、格子整合の結果、ダングリング
ボンドの形成が抑止されているため、界面準位密度を低
減させることが可能となり、ＭＩＳＦＥＴの閾値電圧値
を低減化、および制御性の改善が可能になった。また、
界面付近の内部応力発生が抑止できるため、ＭＩＳＦＥ
Ｔ動作の安定性が確保ＩＣ・ できる。
として（１１１）面方位のＧａＡｓを用いているため、
ＣａＸＳｒ＋−、Ｆｚ膜は層状に成長し、急峻な界面が
形成されており、更に、格子整合の結果、ダングリング
ボンドの形成が抑止されているため、界面準位密度を低
減させることが可能となり、ＭＩＳＦＥＴの閾値電圧値
を低減化、および制御性の改善が可能になった。また、
界面付近の内部応力発生が抑止できるため、ＭＩＳＦＥ
Ｔ動作の安定性が確保ＩＣ・ できる。
また、本実施例の構造では、ＧａＡｓエピタキシャル層
２２に引き続き同一真空中でＣａｘＳｒ＋−＊Ｆ２膜２
３を成長するため、大気中に取出した場合、避けられな
い表面へのｃ、 ｏ、 ｔ＋、ｏ等の吸着を防止し、Ｇ
ａＡｓ／ＣａＸＳｒ １□Ｆ２界面の清浄化が実現でき
る。更に、ＣａｘＳｒ＋−ｘＦｚ膜２３は層状に成長し
、且つ同絶縁層と半導体のＧａＡｓ境界における結合が
強固で、更に同膜中にも欠陥が少ないため、このアニー
ル工程で保護膜として利用することにより、チャネルが
形成されるゲート電極２４下の第１の半導体層２２から
Ｇａが同絶縁層２３に拡散し、ＧａＡｓ層２２にＧａ空
孔が発生し、ＧａＡｓ層２２の界面特性の劣化を防止で
きるという絶大な保護膜効果が得られる。
２２に引き続き同一真空中でＣａｘＳｒ＋−＊Ｆ２膜２
３を成長するため、大気中に取出した場合、避けられな
い表面へのｃ、 ｏ、 ｔ＋、ｏ等の吸着を防止し、Ｇ
ａＡｓ／ＣａＸＳｒ １□Ｆ２界面の清浄化が実現でき
る。更に、ＣａｘＳｒ＋−ｘＦｚ膜２３は層状に成長し
、且つ同絶縁層と半導体のＧａＡｓ境界における結合が
強固で、更に同膜中にも欠陥が少ないため、このアニー
ル工程で保護膜として利用することにより、チャネルが
形成されるゲート電極２４下の第１の半導体層２２から
Ｇａが同絶縁層２３に拡散し、ＧａＡｓ層２２にＧａ空
孔が発生し、ＧａＡｓ層２２の界面特性の劣化を防止で
きるという絶大な保護膜効果が得られる。
本実施例では、Ｃａ、Ｓｒ、−、Ｆ、／ＧａＡｓヘテロ
構造とそれを用いたＭＩＳＦＥＴについて述べたが、（
１１１）方位ないしそれに近接する方位を有する閃亜鉛
鉱型化合物半導体膜と蛍石構造単結晶絶縁膜の組合せに
よって、全く同様の効果が期待できる。例えば、 Ｉｎ
Ｐと５ｒＦｚ＋ Ｇａｒｂと５ｒｘＢａ＋−ｘＦｚを用
いても同様な効果が期待できるのは勿論である。
構造とそれを用いたＭＩＳＦＥＴについて述べたが、（
１１１）方位ないしそれに近接する方位を有する閃亜鉛
鉱型化合物半導体膜と蛍石構造単結晶絶縁膜の組合せに
よって、全く同様の効果が期待できる。例えば、 Ｉｎ
Ｐと５ｒＦｚ＋ Ｇａｒｂと５ｒｘＢａ＋−ｘＦｚを用
いても同様な効果が期待できるのは勿論である。
また、本実施例では、（１１１）面を例にして説明した
が、結晶学的に（１１１）に等価な面、および（１１１
）面に近接した面に対しても、これまでに説明した効果
と全く同様な効果が得られることは明らかである。
が、結晶学的に（１１１）に等価な面、および（１１１
）面に近接した面に対しても、これまでに説明した効果
と全く同様な効果が得られることは明らかである。
（発明の効果）
以上説明したように、本発明によれば、ゲートリーク電
流の低減化、闇値電圧の制御性向上、動作の安定化によ
り、高速・低電力電界効果トランジスタを可能にした。
流の低減化、闇値電圧の制御性向上、動作の安定化によ
り、高速・低電力電界効果トランジスタを可能にした。
本素子を相補型回路に用いれば、従来のシリコンＭＯＳ
Ｆ ＥＴを用いた相補型回路の特徴である低消費電力
特性に加え、ＧａＡｓを用いることによる超高速動作の
実現が可能になった。ゲートリーク電流が増加すること
なくゲート絶縁膜の薄膜化することが可能になったため
、高いトランスコンダクタンス値を実現でき、ディジタ
ル回路に用いた場合に高い駆動能力が得られる。更に、
ゲート絶縁膜を薄くできる結果、ゲート長を従来以上に
縮小することが可能で、高速性能を更に高めることがで
きる。
Ｆ ＥＴを用いた相補型回路の特徴である低消費電力
特性に加え、ＧａＡｓを用いることによる超高速動作の
実現が可能になった。ゲートリーク電流が増加すること
なくゲート絶縁膜の薄膜化することが可能になったため
、高いトランスコンダクタンス値を実現でき、ディジタ
ル回路に用いた場合に高い駆動能力が得られる。更に、
ゲート絶縁膜を薄くできる結果、ゲート長を従来以上に
縮小することが可能で、高速性能を更に高めることがで
きる。
第１図は本発明の化合物半導体電界効果トランジスタの
断面図、第２図は従来例を示す。 ２１・・・半絶縁性（１１１）ＧａＡｓ基板結晶２２・
・・第１層の半導体になるアンドープ（１１１） Ｇａ
Ａｓ ２３・・・第１層の絶縁膜層となる単結晶（１１１）Ｃ
ａｇＳｒ＋−ｘＦｚ （ｘ ＝ ０．５）２４・・・ゲ
ート電極 ２５ａ・・ソース領域 ２５ｂ・・ドレイン領域 ２６ａ・・ソース電極 ２６ｂ・・ドレイン電極 ２７・・・チャネル
断面図、第２図は従来例を示す。 ２１・・・半絶縁性（１１１）ＧａＡｓ基板結晶２２・
・・第１層の半導体になるアンドープ（１１１） Ｇａ
Ａｓ ２３・・・第１層の絶縁膜層となる単結晶（１１１）Ｃ
ａｇＳｒ＋−ｘＦｚ （ｘ ＝ ０．５）２４・・・ゲ
ート電極 ２５ａ・・ソース領域 ２５ｂ・・ドレイン領域 ２６ａ・・ソース電極 ２６ｂ・・ドレイン電極 ２７・・・チャネル
Claims (3)
- （１）単結晶基板と、前記単結晶基板上に形成された閃
亜鉛鉱型結晶構造を有する第１の半導体層と、前記第１
の半導体層上に形成された蛍石型結晶構造を有する第１
の絶縁層と、前記第１の絶縁層上に設けられたゲート電
極と、前記第１の半導体層中に設けられたソース領域及
びドレイン領域と、前記ソース領域及びドレイン領域に
それぞれ連接して設けられたソース電極及びドレイン電
極とを備え、第１の半導体層と第１の絶縁層とが（１１
１）面ないしそれに近接した面方位であることを特徴と
する化合物半導体電界効果トランジスタ。 - （２）請求項１記載の化合物半導体電界効果トランジス
タにおいて、ソース領域及びドレイン領域がｐ形にドー
プされ、チャネルにおける主要な電流担体が正孔である
ことを特徴とする化合物半導体電界効果トランジスタ。 - （３）（１１１）Ｂ方位面の半絶縁性基板上に、分子線
エピタキシャル法により閃亜鉛鉱型結晶構造を有する第
１の半導体層を形成する工程と、引き続き同一真空中で
前記第１の半導体層上に分子線エピタキシャル法により
ゲート絶縁膜として作用する単結晶絶縁層を形成する工
程と、前記の絶縁層を保護膜として用い、イオン注入不
純物を活性化するためのアニール工程とを含むことを特
徴とする化合物半導体電界効果トランジスタの製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4000189A JP2633009B2 (ja) | 1989-02-20 | 1989-02-20 | 化合物半導体電界効果トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4000189A JP2633009B2 (ja) | 1989-02-20 | 1989-02-20 | 化合物半導体電界効果トランジスタとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02219271A true JPH02219271A (ja) | 1990-08-31 |
| JP2633009B2 JP2633009B2 (ja) | 1997-07-23 |
Family
ID=12568682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4000189A Expired - Lifetime JP2633009B2 (ja) | 1989-02-20 | 1989-02-20 | 化合物半導体電界効果トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2633009B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5639688A (en) * | 1993-05-21 | 1997-06-17 | Harris Corporation | Method of making integrated circuit structure with narrow line widths |
-
1989
- 1989-02-20 JP JP4000189A patent/JP2633009B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5639688A (en) * | 1993-05-21 | 1997-06-17 | Harris Corporation | Method of making integrated circuit structure with narrow line widths |
| US5773891A (en) * | 1993-05-21 | 1998-06-30 | Harris Corporation | Integrated circuit method for and structure with narrow line widths |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2633009B2 (ja) | 1997-07-23 |
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