JPH04122063A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JPH04122063A
JPH04122063A JP2242269A JP24226990A JPH04122063A JP H04122063 A JPH04122063 A JP H04122063A JP 2242269 A JP2242269 A JP 2242269A JP 24226990 A JP24226990 A JP 24226990A JP H04122063 A JPH04122063 A JP H04122063A
Authority
JP
Japan
Prior art keywords
oxide film
film
silicon oxide
element section
digital element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2242269A
Other languages
English (en)
Other versions
JP2635809B2 (ja
Inventor
Minoru Taguchi
実 田口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2242269A priority Critical patent/JP2635809B2/ja
Priority to US07/755,784 priority patent/US5241208A/en
Priority to KR1019910015686A priority patent/KR950010054B1/ko
Publication of JPH04122063A publication Critical patent/JPH04122063A/ja
Application granted granted Critical
Publication of JP2635809B2 publication Critical patent/JP2635809B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/693—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator the insulator comprising nitrogen, e.g. nitrides, oxynitrides or nitrogen-doped materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/8314—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] the IGFETs characterised by having gate insulating layers with different properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は同一半導体基板上に、絶縁ゲート・トランジス
タでそれぞれ形成したアナログ素子部及びデジタル素子
部を備えて構成した半導体装置及びその製造方法に関す
る。
（従来の技術） 周知の通り、絶縁ゲート半導体技術（以下ＭＯ８技術と
略記する）、特に相補型絶縁ゲート半導体（以下ＣＭＯ
８と略記する）技術あるいはＮチャネル型絶縁ゲート・
トランジスタ（ＮＭＯＳトランジスタ）技術は、現在の
シリコン基板（イスの主流の技術であり、微細化の進展
にともない高集積化や高速化か進み各種機器に多く採用
されている。そしてこれらの進展は主にデジタル回路、
デジタルＩＣ等のデジタル動作を行うものにおけるもの
である。そして微細化に伴ないそれらの回路で使用され
る電源電圧の低電圧化も進んでいる。
またＣＭＯ３の特徴である低消費電力という点を生かし
、アナログ回路、アナログＩＣ等のアナログ動作を行う
部分をＭＯ３技術で形成して製品化することか進められ
るようになってきている。
そこで以下に例えば同一チップ上にＣＭＯ５でアナログ
素子部及びデジタル素子部を形成した半導体装置の一つ
について、図面を参照して説明する。
第４図は断面図で、図中の右側にアナログ素子部１のＮ
チャネル型ＭＯＳトランジスタ２とＰチャネル型ＭＯ３
）ランジスタ３が、また左側にデジタル素子部４のＮチ
ャネル型ＭＯＳトランジスタ５とＰチャネル型ＭＯ３）
ランジスタロが形成されている。
７はＰ形シリコン基板、８はシリコン基板７内に設けら
れたＮウェル拡散層、９はシリコン基板７上に各離間し
て設けられたフィールド酸化膜、１０はフィールド酸化
膜９に沿って形成されたＰ反転防止層、１１は各フィー
ルド酸化膜９間のシリコン基板７の上部に形成されたＮ
＋拡散層、１２は各フィールド酸化膜９間のＮウェル拡
散層８の上部に形成されたＰ＋拡散層、１３は各拡散層
比１２とシリコン基板７の上及びフィールド酸化膜９上
に形成されたほう素−りんけい酸ガラス膜（以下ＢＰＳ
Ｇ膜と略記する）、１４はシリコン基板１上のＢＰＳＧ
膜１３内に設けられゲートを形成するＮ＋ポリシリコン
膜、１５はＡ１配線である。
このようにＣＭＯ８技術でアナログ素子部１及びデジタ
ル素子部４を同一チップ上に形成する場合には、チップ
の周辺部分にアナログ素子部１を設け、コア部分により
稠密なデジタル素子部４を設けることになる。
デジタル素子部４は高速化、高集積化を目指し、ゲート
酸化膜を含めた微細化が急激に進んでいて、数千〜１号
数千ゲートの大規模デジタル回路が形成される。
そして通常デジタル素子部４が微細化した構造を取って
いるため、アナログ素子部１をデジタル素子部４に先駆
けて形成する。またＣＭＯ６技術でアナログ回路あるい
はアナログＩＣ等のアナログ素子部１を構成しようとす
ると、例えばインバタ動作を考えたとき、動作させるこ
との出来る特性曲線上の直線（アナログ）領域が少なく
、そのため電源として低電圧電源（５■）を採用すると
動作マージンを大きくとることができなくなってしまう
。したがってゲート酸化膜厚を厚くし、表面濃度を下げ
て９〜ＩＯＶの高電圧電源を採用することになる。
さらにまたアナログ素子部１を形成した後にデジタル素
子部４を形成するため、デジタル素子部４の形成時の酸
化膜エツチングや熱処理等の加工工程での種々の処理に
より、電気的に弱い部分Ａが発生する。そのためリーク
電流が増えるとかゲート耐圧か低下するなどして、歩留
や信頼性の両面で余裕が少なくなる問題が生じる。
（発明が解決しようとする課題） 上記のような状況に鑑みて本発明はなされたもので、そ
の目的とするところは同一の半導体基板上に、絶縁ゲー
ト・トランジスタでそれぞれ形成したアナログ素子部及
びデジタル素子部を備えて構成しながら、アナログ素子
部の歩留や信頼性を維持し、デジタル素子部の性能や歩
留あるいは信頼性を確保した半導体装置及びその製造方
法を提供することにある。
［発明の構成コ （課題を解決するための手段） 本発明の半導体装置及びその製造方法は、同一半導体基
板上に絶縁ゲート・トランジスタによるアナログ素子部
及びデジタル素子部を形成して成るものにおいて、アナ
ログ素子部のゲート絶縁膜を少なくともシリコン窒化膜
と第１のシリコン酸化膜とで構成し、デジタル素子部の
ゲート絶縁膜を第２のシリコン酸化膜で構成して成り、
かつアナログ素子部のゲート絶縁膜の膜厚がデジタル素
子部のゲート絶縁膜の膜厚より厚いことを特徴とするも
のであり、 また第１のシリコン酸化膜の膜厚より第２のシリコン酸
化膜の膜厚が薄いことを特徴とし、さらにまた第１のシ
リコン酸化膜の膜厚が５００Å以上であることを特徴と
し、 そして半導体基板上の絶縁ゲート・トランジスタによる
アナログ素子部及びデジタル素子部を形成する部分に第
１のシリコン酸化膜を形成し、この第１のシリコン酸化
膜上に連続してシリコン窒化膜を形成する工程と、この
工程に続いてデジタル素子部を形成する部分のシリコン
窒化膜を除去し、残ったシリコン窒化膜をマスクとして
デジタル素子部を形成する部分の第１のシリコン酸化膜
を除去する工程と、６膜を除去したデジタル素子部を形
成する部分に第２のシリコン酸化膜を形成する工程とを
備えてなることを特徴とする方法であり、 また半導体基板上の絶縁ゲート・トランジスタによるア
ナログ素子部及びデジタル素子部を形成する部分に第１
のシリコン酸化膜を形成し、この第１のシリコン酸化膜
上に連続してシリコン窒化膜を形成する工程と、この工
程に続いてデジタル素子部を形成する部分のシリコン窒
化膜を除去し、残ったシリコン窒化膜をマスクとしてデ
ジタル素子部を形成する部分の第１のシリコン酸化膜を
除去する工程と、６膜を除去したデジタル素子部を形成
する部分に第２のシリコン酸化膜を形成する工程と、シ
リコン窒化膜及び第２のシリコン酸化膜上にゲート電極
の形成膜を形成する工程と、積層したゲート電極の形成
膜、シリコン窒化膜、第１のシリコン酸化膜、第２のシ
リコン酸化膜を同一マスクでエツチングして、アナログ
素子部及びデジタル素子部のゲート電極及びゲート絶縁
膜を形成する工程とを備えてなることを特徴とする方法
である。
（作用） 上記のように構成された半導体装置及びその製造方法は
、アナログ素子部とデジタル素子部のゲート絶縁膜及び
ゲート電極を同一工程の中で形成するため、製造工程が
簡単かつ容易に行えるものとなり、デジタル素子部の後
加工がなくなってアナログ素子部のゲート部に電気的に
弱い部分ができず、膜厚もデジタル素子部のゲート絶縁
膜より厚いものとすることができる。そして高電圧の電
源の採用を容易にし、動作マージンを大きく取ることが
できる。その結果、アナログ素子部の歩留や信頼性を維
持し、デジタル素子部の性能や歩留あるいは信頼性を確
保することかできる。
（実施例） 以下、本発明の実施例を第１図および第３図を参照して
説明する。尚、従来と同一部分には同一符号を付して説
明を省略し、従来と異なる構成こついて説明する。
第１図（ａ）ないしくｄ）は、本発明の第１の実施例の
半導体装置の製造方法を示す工程図である。
すなわち第１図（ｄ）は、第４図の従来例に対応する本
発明の第１の実施例の半導体装置で、アナログ素子部１
のゲート絶縁膜は膜厚７００人の第１のシリコン酸化膜
１６と、同じく膜厚７００Ａのシリコン窒化膜１７とで
構成されている。またデジタル素子部４のゲート絶縁膜
は膜厚４５０人の第２のシリコン酸化膜１８で構成され
ている。
そしてこのように構成された半導体装置の製造は、以下
のように行われる。尚、製造工程中で詳述しない部分に
ついては公知の手段を用いる。
まず第１図（ａ）において、抵抗率が約２ｏΩ（至）の
Ｐ形シリコン基板７の上面を酸化し、形成された酸化膜
のＰチャネル型ＭＯＳトランジス３，６の形成予定部分
に開口部を形成する。そしてこの開口部に、１２００℃
で燐を熱拡散してＮウェル拡散層８を形成し、シリコン
基板７及びＮウェル拡散層８の上面の酸化膜を除去する
。
つづいて−射的な素子分離法の一つである例えばシリコ
ン窒化膜を酸化マスクに使用する選択酸化方法により、
フィールド酸化膜９と、このフィールド酸化膜９の直下
でＮウェル拡散層８の領域以外の部分にＰ−反転防止層
１０を形成する。
その後、フィールド酸化膜９等が形成されたシリコン基
板７の上面に、９５０℃のＨＣｌ１０２の雰囲気にて膜
厚７００人の第１のシリコン酸化膜１６を形成し、さら
にその上に連続して膜厚７００人のシリコン窒化膜１７
を形成する。
そしてデジタル素子部４を形成する部分のシリコン窒化
膜１７のみを選択的に除去する。
次に同図（ｂ）において、シリコン窒化膜１７をマスク
にしてデジタル素子部４を形成する部分の第１のシリコ
ン酸化膜１６を除去する。
つづいて第１のシリコン酸化膜１６を除去したデジタル
素子部４を形成する部分に、９５０℃のＨＣｌ１０２の
雰囲気にて膜厚４５０人の第２のシリコン酸化膜１８を
形成し、アナログ素子部１及びデジタル素子部４にしき
い値電圧（Ｖ　ｔｈ）の制御用として各々レジストブロ
ックにてボロンインプラを行″）Ｏ そして上記各形成したシリコン基板７の上面にアンドー
プ多結晶シリコン膜を膜厚４０００人堆積させた後、９
５０℃にて燐拡散してＮ＋ポリシリコン膜１４を形成す
る。
また同図（Ｃ）において、フォトレジストをマスクにし
てゲート部分のＮ　ポリシリコン膜１４のパターン形成
を行い、さらに反応性イオンエツチング法（以下ＲＩＥ
法と略記する）によりシリコン窒化膜１７と第１のシリ
コン酸化膜１６及び第２のシリコン酸化膜１８をエツチ
ングする。これによってアナログ素子部１とデジタル素
子部４のゲート電極及びゲート絶縁膜を同時に形成する
。
そして同図（ｄ）において、露出したシリコン基板７上
面のＮチャネル型ＭＯＳトランジスタ２゜５のソース・
ドレイン領域にレジストをマスクにしてひ素インプラを
行い、その後９００℃の０２の雰囲気で後酸化を行う。
またＰチャネル型ＭＯＳトランジスタ３．６のソース・
ドレイン領域にレジストをマスクにしてボロンインプラ
を行う。次に化学気相成長法（ＣＶＤ法）によってＢＰ
ＳＧ膜１３膜上３各形成したシリコン基板７の上面に連
続的に堆積し、９５０℃にて燐ゲッター処理を実施する
。これによりひ素及びボロンインプラを行って形成され
た高濃度インプラ層は活性化し、Ｎ＋拡散層１１及びＰ
　拡散層１２になる。
つづいてレジストをマスクにしてＲＩＥ法によりＢＰＳ
Ｇ膜１３膜上３チングし、Ｎ＋拡散層１１及びＰ　拡散
層１２等の上面にコンタクトホールを開口する。
その後、コンタクトホールやＢ　Ｐ　Ｓ　Ｇ１１ｉ１３
の上等に金属化合物による電極及び配線を形成するため
にＡｌ−３ｉ（１，２％）のスパッター及びバターニン
グを実施し、さらに４５０℃のＮ２／Ｈ２のホーミング
ガス雰囲気中で約１５分間にわたりＡ１シンター処理を
行って活性化させ、ＡＩ配線１５を形成する。
以上の工程を経て本発明の第１の実施例が構成される。
そして本実施例ではアナログ素子部１及びデジタル素子
部４を同時に形成していくことができるため製造が容易
となる。さらに従来はデジタル素子部４の形成時、即ち
酸化膜エツチングや熱処理等の種々の処理時にアナログ
素子部１に生じた電気的に弱い部分の発生が無くなり、
その結果、リーク電流が増えるとかゲート耐圧が低下す
ることなどがなくなり、歩留や信頼性の画面で余裕を大
きくとることができる。
またアナログ素子部１のゲート絶縁膜を第１のシリコン
酸化膜１６とシリコン窒化膜１７とで膜厚を厚く構成し
、９〜ｌ０ＶＯ高電圧電源の採用を容易にし、動作マー
ジンを大きく取ることができる。
またさらにデジタル素子部４の形成に当たってもアナロ
グ素子部１への影響を特に考慮する必要がなくなり、高
集積化及び高速化を歩留や信頼性を低下させることなく
行うことができる。
なお、アナログ素子部１の第１のシリコン酸化膜１６の
膜厚を７００人としたが、５００Ａとしても上記と同様
の効果が得られた。しかし、膜厚が５００Ａ未満ては、
例えば増幅回路を構成しアナログ動作を行った場合には
十分な性能が得られなかった。
次に本発明の第２の実施例について説明する。
第２図は本実施例の半導体装置を示す断面図である。本
実施例は、第１の実施例に対しアナログ素子部１のゲー
ト絶縁膜の構成が異なっており、そのゲート絶縁膜は第
１のシリコン酸化膜１６とシリコン窒化Ｈ１，７、そし
て膜厚の薄い第３のシリコン酸化膜１９とで構成されて
いる。
そしてその製造は、上記した第１の実施例の製造工程を
示す第１図（ｂ）において、シリコン窒化膜１７をマス
クにしてデジタル素子部４を形成する部分の第１のシリ
コン酸化膜１Ｂを除去する。つづいて、第１のシリコン
酸化膜１Ｂを除去した部分に膜厚４５０人の第２のシリ
コン酸化膜１８を形成すると同時にシリコン窒化膜１７
上に膜厚の薄い第３のシリコン酸化膜１９を形成する。
その後は第１の実施例と同様の工程を経て本実施例を形
成する。
本実施例においては、第１の実施例と同じ効果が得られ
ると共に、製造工程において第２のシリコン酸化膜１８
を形成する時にデジタル素子部４のみに形成させるため
の手段を取らなくて良いほが、アナログ素子部１のゲー
ト絶縁膜の膜厚を第３のシリコン酸化膜１９を加えてよ
り厚いものとすることができる。
さらに本発明の第３の実施例について説明する。
第３図は本実施例の半導体装置を示す断面図である。本
実施例は、第１の実施例に対しアナログ素子部ｌのＮチ
ャネル型ＭＯＳ）ランジスタ２及びＰチャネル型ＭＯＳ
トランジスタ３のソース・ドレインに、各々のＮ＋拡散
層１１及びど拡散層１２に隣接してＮ−拡散層２０及び
Ｐ″″拡散＠２１を設けている点が異なる。
本実施例においても、第１の実施例と同じ効果が得られ
ると共に、シリコン基板７がらゲートへのホットキャリ
アーの注入を緩和することができて、より信頼性の高い
ものにすることができ、アナログ素子部１の電源電圧を
高くすることができる。
尚、上記の各実施例においてはゲート電極の形成にＮ＋
ポリシリコン膜膜種４用いているが、高融点金属けい化
物や高融点金属けい化物とＮ＋ポリシリコン膜とを組合
わせたもの等でもよく、その池水発明は上記した構成に
限定されるものではなく要旨を逸脱しない範囲内で適宜
変更して実施し得るものである。
［発明の効果コ 以上の説明から明らかなように、本発明は、まずアナロ
グ素子部のゲート絶縁膜を形成する第１のシリコン酸化
膜及びシリコン窒化膜をデジタル素子部を含む半導体基
板上に形成し、続いてデジタル素子部についてはシリコ
ン窒化膜を除去し、さらに残ったシリコン窒化膜をマス
クとしてデジタル素子部の第１のシリコン酸化膜を除去
し、その後デジタル素子部についてゲート絶縁膜を形成
する第２のシリコン酸化膜を形成する方法を取り、そし
てアナログ素子部のゲート絶縁膜を少なくともシリコン
窒化膜と第１のシリコン酸化膜とで構成し、デジタル素
子部のゲート絶縁膜を第２のシリコン酸化膜で構成し、
なおかつアナログ素子部のゲート絶縁膜の膜厚がデジタ
ル素子部のゲート絶縁膜の膜厚より厚いものとする構成
としたことにより、同一の半導体基板上に、絶縁ゲート
・トランジスタでそれぞれ形成したアナログ素子部及び
デジタル素子部を備えて構成しながら、アナログ素子部
の歩留や信頼性を維持し、デジタル素子部の性能や歩留
あるいは信頼性を確保することができるという効果が得
られる。
【図面の簡単な説明】
第１図は本発明の第１の実施例に係わる半導体装置の製
造方法を示す工程図、第２図は本発明の第２の実施例に
係わる半導体装置を示す断面図、第３図は本発明の第３
の実施例に係わる半導体装置を示す断面図、第４図は従
来の半導体装置を示す断面図である。 １・・・アナログ素子部、　４・・・デジタル素子部、
７・・・シリコン基板、１６・・・第１のシリコン酸化
膜、１７・・・シリコン窒化膜、 １８・・・第２のシリコン酸化膜。 代理人　　弁理士　　大　胡　典　夫 の　　Φ

Claims (5)

    【特許請求の範囲】
  1. （１）同一半導体基板上に絶縁ゲート・トランジスタに
    よるアナログ素子部及びデジタル素子部を形成して成る
    ものにおいて、前記アナログ素子部のゲート絶縁膜を少
    なくともシリコン窒化膜と第１のシリコン酸化膜とで構
    成し、前記デジタル素子部のゲート絶縁膜を第２のシリ
    コン酸化膜で構成して成り、かつ前記アナログ素子部の
    ゲート絶縁膜の膜厚が前記デジタル素子部のゲート絶縁
    膜の膜厚より厚いことを特徴とする半導体装置。
  2. （２）第１のシリコン酸化膜の膜厚より第２のシリコン
    酸化膜の膜厚が薄いことを特徴とする請求項１記載の半
    導体装置。
  3. （３）第１のシリコン酸化膜の膜厚が５００Å以上であ
    ることを特徴とする請求項１または２記載の半導体装置
    。
  4. （４）半導体基板上の絶縁ゲート・トランジスタによる
    アナログ素子部及びデジタル素子部を形成する部分に第
    １のシリコン酸化膜を形成し、この第１のシリコン酸化
    膜上に連続してシリコン窒化膜を形成する工程と、 この工程に続いて前記デジタル素子部を形成する部分の
    前記シリコン窒化膜を除去し、残ったシリコン窒化膜を
    マスクとして前記デジタル素子部を形成する部分の第１
    のシリコン酸化膜を除去する工程と、 前記各膜を除去した前記デジタル素子部を形成する部分
    に第２のシリコン酸化膜を形成する工程とを備えてなる
    ことを特徴とする半導体装置の製造方法。
  5. （５）半導体基板上の絶縁ゲート・トランジスタによる
    アナログ素子部及びデジタル素子部を形成する部分に第
    １のシリコン酸化膜を形成し、この第１のシリコン酸化
    膜上に連続してシリコン窒化膜を形成する工程と、 この工程に続いて前記デジタル素子部を形成する部分の
    前記シリコン窒化膜を除去し、残ったシリコン窒化膜を
    マスクとして前記デジタル素子部を形成する部分の第１
    のシリコン酸化膜を除去する工程と、 前記各膜を除去した前記デジタル素子部を形成する部分
    に第２のシリコン酸化膜を形成する工程と、 前記シリコン窒化膜及び第２のシリコン酸化膜上にゲー
    ト電極の形成膜を形成する工程と、積層した前記ゲート
    電極の形成膜、シリコン窒化膜、第１のシリコン酸化膜
    、第２のシリコン酸化膜を同一マスクでエッチングして
    、前記アナログ素子部及びデジタル素子部のゲート電極
    及びゲート絶縁膜を形成する工程とを備えてなることを
    特徴とする半導体装置の製造方法。
JP2242269A 1990-09-12 1990-09-12 半導体装置及びその製造方法 Expired - Fee Related JP2635809B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2242269A JP2635809B2 (ja) 1990-09-12 1990-09-12 半導体装置及びその製造方法
US07/755,784 US5241208A (en) 1990-09-12 1991-09-06 Semiconductor device comprising an analogue element and a digital element
KR1019910015686A KR950010054B1 (ko) 1990-09-12 1991-09-09 반도체장치 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2242269A JP2635809B2 (ja) 1990-09-12 1990-09-12 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JPH04122063A true JPH04122063A (ja) 1992-04-22
JP2635809B2 JP2635809B2 (ja) 1997-07-30

Family

ID=17086752

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2242269A Expired - Fee Related JP2635809B2 (ja) 1990-09-12 1990-09-12 半導体装置及びその製造方法

Country Status (3)

Country Link
US (1) US5241208A (ja)
JP (1) JP2635809B2 (ja)
KR (1) KR950010054B1 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6586293B1 (en) 2000-01-17 2003-07-01 Nec Corporation Semiconductor device and method of manufacturing the same
JPWO2003049188A1 (ja) * 2001-11-30 2005-04-21 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
JP2005276903A (ja) * 2004-03-23 2005-10-06 Seiko Epson Corp 半導体装置および半導体装置の製造方法
US7023062B2 (en) 1997-12-09 2006-04-04 Renesas Technology Corp. Semiconductor integrated circuit device having deposited layer for gate insulation
JP2007208297A (ja) * 2007-05-09 2007-08-16 Renesas Technology Corp 半導体集積回路装置及びその製造方法
JP2007281494A (ja) * 2007-05-09 2007-10-25 Renesas Technology Corp 半導体集積回路装置及びその製造方法
JP2010251742A (ja) * 2009-04-20 2010-11-04 Internatl Business Mach Corp <Ibm> 半導体デバイスとその形成方法（高ｋ金属ゲートＣＭＯＳ）
JP2011228718A (ja) * 2011-05-23 2011-11-10 Renesas Electronics Corp 半導体集積回路装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05308128A (ja) * 1992-04-30 1993-11-19 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP3290827B2 (ja) * 1994-09-01 2002-06-10 東芝マイクロエレクトロニクス株式会社 半導体装置とその製造方法
JP3532625B2 (ja) * 1994-10-06 2004-05-31 東芝マイクロエレクトロニクス株式会社 半導体装置の製造方法
US5808353A (en) * 1996-06-20 1998-09-15 Harris Corporation Radiation hardened dielectric for EEPROM
US5763922A (en) * 1997-02-28 1998-06-09 Intel Corporation CMOS integrated circuit having PMOS and NMOS devices with different gate dielectric layers
US6048769A (en) 1997-02-28 2000-04-11 Intel Corporation CMOS integrated circuit having PMOS and NMOS devices with different gate dielectric layers
JP4212178B2 (ja) * 1999-03-12 2009-01-21 株式会社東芝 半導体集積回路の製造方法
JP3621303B2 (ja) 1999-08-30 2005-02-16 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
US6436845B1 (en) * 2000-11-28 2002-08-20 Lsi Logic Corporation Silicon nitride and silicon dioxide gate insulator transistors and method of forming same in a hybrid integrated circuit
JP4718894B2 (ja) * 2005-05-19 2011-07-06 株式会社東芝 半導体装置の製造方法
KR100937659B1 (ko) * 2007-12-04 2010-01-19 주식회사 동부하이텍 반도체 소자의 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63289868A (ja) * 1987-05-21 1988-11-28 Mitsubishi Electric Corp 半導体装置
JPH027464A (ja) * 1988-06-25 1990-01-11 Matsushita Electron Corp 相補型ｍｉｓ集積回路

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2014382B1 (ja) * 1968-06-28 1974-03-15 Motorola Inc
JP2664685B2 (ja) * 1987-07-31 1997-10-15 株式会社東芝 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63289868A (ja) * 1987-05-21 1988-11-28 Mitsubishi Electric Corp 半導体装置
JPH027464A (ja) * 1988-06-25 1990-01-11 Matsushita Electron Corp 相補型ｍｉｓ集積回路

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7268401B2 (en) 1997-12-09 2007-09-11 Renesas Technology Corp. Semiconductor integrated circuit device having deposited layer for gate insulation
US7550809B2 (en) 1997-12-09 2009-06-23 Renesas Technology Corp. Semiconductor integrated circuit device having deposited layer for gate insulation
US7402873B2 (en) 1997-12-09 2008-07-22 Renesas Technology Corp. Semiconductor integrated circuit device having deposited layer for gate insulation
US7023062B2 (en) 1997-12-09 2006-04-04 Renesas Technology Corp. Semiconductor integrated circuit device having deposited layer for gate insulation
US7119406B2 (en) 1997-12-09 2006-10-10 Renesas Technology Corp. Semiconductor integrated circuit device having deposited layer for gate insulation
US6586293B1 (en) 2000-01-17 2003-07-01 Nec Corporation Semiconductor device and method of manufacturing the same
US7335561B2 (en) 2001-11-30 2008-02-26 Renesas Technology Corp. Semiconductor integrated circuit device and manufacturing method thereof
JPWO2003049188A1 (ja) * 2001-11-30 2005-04-21 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
US7560772B2 (en) 2001-11-30 2009-07-14 Renesas Technology Corp. Semiconductor integrated circuit device and manufacturing method thereof
US7741677B2 (en) 2001-11-30 2010-06-22 Renesas Technology Corp. Semiconductor integrated circuit device and manufacturing method thereof
US7897467B2 (en) 2001-11-30 2011-03-01 Renesas Electronics Corporation Semiconductor integrated circuit device and manufacturing method thereof
JP2005276903A (ja) * 2004-03-23 2005-10-06 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP2007281494A (ja) * 2007-05-09 2007-10-25 Renesas Technology Corp 半導体集積回路装置及びその製造方法
JP2007208297A (ja) * 2007-05-09 2007-08-16 Renesas Technology Corp 半導体集積回路装置及びその製造方法
JP2010251742A (ja) * 2009-04-20 2010-11-04 Internatl Business Mach Corp <Ibm> 半導体デバイスとその形成方法（高ｋ金属ゲートＣＭＯＳ）
JP2011228718A (ja) * 2011-05-23 2011-11-10 Renesas Electronics Corp 半導体集積回路装置

Also Published As

Publication number Publication date
JP2635809B2 (ja) 1997-07-30
US5241208A (en) 1993-08-31
KR950010054B1 (ko) 1995-09-06

Similar Documents

Publication Publication Date Title
JPH04122063A (ja) 半導体装置及びその製造方法
US6770522B2 (en) Semiconductor device and manufacturing method thereof
JPH0348457A (ja) 半導体装置およびその製造方法
US5321282A (en) Integrated circuit having a charge coupled device and MOS transistor and method for manufacturing thereof
KR950001955B1 (ko) 반도체장치와 그 제조방법
JPH03239368A (ja) 半導体装置
JPH06252345A (ja) 半導体集積回路の製造方法
JPH039572A (ja) 半導体装置の製造方法
US8044487B2 (en) Semiconductor device and method of manufacturing the same
JPH06334118A (ja) 半導体装置及びその製造方法
JPS61194764A (ja) 半導体装置の製造方法
JPH05315604A (ja) 半導体装置の製造方法
JPS62293772A (ja) 半導体装置
JPH03283565A (ja) Ｍｏｓ型半導体集積回路装置
JPS63117470A (ja) モス型半導体装置およびその製造方法
JPS62241379A (ja) 半導体装置の製造方法
JPH07273197A (ja) 半導体装置及びその製造方法
JP3918696B2 (ja) 半導体装置の製造方法
JPS60126859A (ja) 半導体装置の製造方法
JPH06232394A (ja) 半導体装置の製造方法
JPS63307779A (ja) Ｍｏｓ型半導体装置の製造方法
JPS626664B2 (ja)
JPH01308067A (ja) 半導体装置
JPS6248071A (ja) Ｍｉｓ型電界効果トランジスタの製造方法
JPH0217930B2 (ja)

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees