JPH04124728A - レジスタインデックス構成方式 - Google Patents
レジスタインデックス構成方式Info
- Publication number
- JPH04124728A JPH04124728A JP24384590A JP24384590A JPH04124728A JP H04124728 A JPH04124728 A JP H04124728A JP 24384590 A JP24384590 A JP 24384590A JP 24384590 A JP24384590 A JP 24384590A JP H04124728 A JPH04124728 A JP H04124728A
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- section
- address calculation
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
マイクロコンピュータチップにおいてレジスタインデッ
クスを使用してアドレス計算を行うレジスタインデック
ス構成方式に関し、 複雑なアドレス計算を高速に処理することを目的とし、 レジスタインデックスを使用してアドレス計算を行うレ
ジスタインデックス構成方式であって、レジスタ部と、
数値発生部と、該レジスタ部および該数値発生部の出力
を加算する加算器と、該加算器の出力を命令コードの解
析結果に従ってアドレス計算結果として使用する制御器
とを具備し、実行する命令に関わらず前記レジスタ部お
よび前記数値発生部から供給される数値を加算して結果
を算出し、前記命令コードの解析に従って該算出された
加算結果を使用するように構成する。
クスを使用してアドレス計算を行うレジスタインデック
ス構成方式に関し、 複雑なアドレス計算を高速に処理することを目的とし、 レジスタインデックスを使用してアドレス計算を行うレ
ジスタインデックス構成方式であって、レジスタ部と、
数値発生部と、該レジスタ部および該数値発生部の出力
を加算する加算器と、該加算器の出力を命令コードの解
析結果に従ってアドレス計算結果として使用する制御器
とを具備し、実行する命令に関わらず前記レジスタ部お
よび前記数値発生部から供給される数値を加算して結果
を算出し、前記命令コードの解析に従って該算出された
加算結果を使用するように構成する。
本発明は、レジスタインデックス構成方式に関し、特に
、マイクロコンピュータチップにおいてレジスタインデ
ックスを使用してアドレス計算を行うレジスタインデッ
クス構成方式に関する。
、マイクロコンピュータチップにおいてレジスタインデ
ックスを使用してアドレス計算を行うレジスタインデッ
クス構成方式に関する。
近年、コンピュータシステムの高機能化、高速化の要求
に伴い、複雑なアドレス計算を高速に処理することがで
きるシステムが要望されている。
に伴い、複雑なアドレス計算を高速に処理することがで
きるシステムが要望されている。
従来、レジスタインデックスを使用してアドレス計算を
行う場合、命令コードをデコーダが解析し、その情報に
従って対象とするレジスタやオフセットの加算を行い、
その後、このアドレスに対するメモリリード等を行って
いた。
行う場合、命令コードをデコーダが解析し、その情報に
従って対象とするレジスタやオフセットの加算を行い、
その後、このアドレスに対するメモリリード等を行って
いた。
上述したように、従来のレジスタインデックスを使用し
たアドレス計算においては、実際の命令処理時間に加え
てアドレス計算のための時間による制約を受けることに
なり、動作速度の遅延を招くことになっている。
たアドレス計算においては、実際の命令処理時間に加え
てアドレス計算のための時間による制約を受けることに
なり、動作速度の遅延を招くことになっている。
すなわち、従来のレジスタインデックス構成方式は、ア
ドレス計算ユニットを命令デコードが確定した時点で行
っているため、命令コード１単位に含まれるアドレス計
算は１デコ一ド単位に付き１アドレス計算の側合が限度
である。また、マイクロコンピュータの処理速度を向上
させるために、１デコ一ド単位中に複数のアドレス計算
指示を含ませた場合でも、上述した制限のために実質的
なメリットがなかった。
ドレス計算ユニットを命令デコードが確定した時点で行
っているため、命令コード１単位に含まれるアドレス計
算は１デコ一ド単位に付き１アドレス計算の側合が限度
である。また、マイクロコンピュータの処理速度を向上
させるために、１デコ一ド単位中に複数のアドレス計算
指示を含ませた場合でも、上述した制限のために実質的
なメリットがなかった。
本発明は、上述した従来のレジスタインデックス構成技
術が有する課題に鑑み、複雑なアドレス計算を高速に処
理することを目的とする。
術が有する課題に鑑み、複雑なアドレス計算を高速に処
理することを目的とする。
第１図は本発明に係るレジスタインデックス構成方式の
原理を示すブロック図である。
原理を示すブロック図である。
本発明によれば、レジスタインデックスを使用してアド
レス計算を行うレジスタインデックス構成方式であって
、レジスタ部ｌと、数値発生部２と、該レジスタ部１お
よび該数値発生部２の出力を加算する加算器３と、該加
算器３の出力を命令コードの解析結果に従ってアドレス
計算結果として使用する制御器４とを具備し、実行する
命令に関わらず前記レジスタ部１および前記数値発生部
２から供給される数値を加算して結果を算出し、前記命
令コードの解析に従って該算出された加算結果を使用す
るようにしたことを特徴とするレジスタインデックス構
成方式が提供される。
レス計算を行うレジスタインデックス構成方式であって
、レジスタ部ｌと、数値発生部２と、該レジスタ部１お
よび該数値発生部２の出力を加算する加算器３と、該加
算器３の出力を命令コードの解析結果に従ってアドレス
計算結果として使用する制御器４とを具備し、実行する
命令に関わらず前記レジスタ部１および前記数値発生部
２から供給される数値を加算して結果を算出し、前記命
令コードの解析に従って該算出された加算結果を使用す
るようにしたことを特徴とするレジスタインデックス構
成方式が提供される。
本発明のレジスタインデックス構成方式によれば、実行
する命令に関わらず、レジスタ部１および数値発生部２
から供給される数値を加算して結果が算出される。そし
て、命令コードの解析に従って該算出された加算結果を
使用するようになっている。すなわち、命令コードの解
析を行った後に、レジスタ部１内のレジスタを指定して
アドレス計算を行うのではなく、特定のレジスタが指定
されるものとして予めアドレス計算を行っておき、その
後、命令コードの解析結果に従ってアドレス計算結果と
して使用するようになっている。ここで、予めアドレス
計算を行う場合のレジスタは、レジスタ部１において常
に動作している特定のレジスタが使用されるか、或いは
、前回アクセスされたレジスタが選択されて使用される
ようになっている。
する命令に関わらず、レジスタ部１および数値発生部２
から供給される数値を加算して結果が算出される。そし
て、命令コードの解析に従って該算出された加算結果を
使用するようになっている。すなわち、命令コードの解
析を行った後に、レジスタ部１内のレジスタを指定して
アドレス計算を行うのではなく、特定のレジスタが指定
されるものとして予めアドレス計算を行っておき、その
後、命令コードの解析結果に従ってアドレス計算結果と
して使用するようになっている。ここで、予めアドレス
計算を行う場合のレジスタは、レジスタ部１において常
に動作している特定のレジスタが使用されるか、或いは
、前回アクセスされたレジスタが選択されて使用される
ようになっている。
これによって、複雑なアドレス計算を高速に処理するこ
とができる。
とができる。
以下、図面を参照して本発明に係るレジスタインデック
ス構成方式を説明する。
ス構成方式を説明する。
第１図は本発明に係るレジスタインデックス構成方式の
原理を示すブロック図である。同図において、参照符号
１は複数のレジスタを持つレジスタ部であり、アドレス
計算用のインデックスと通常のアドレス・データの格納
にも使用されるものである。さらに、参照符号２は数値
発生部であり、状況に応じて定数または命令コード中の
置数等の出力を行うものであり、また、参照符号３は加
算器であり、レジスタの値と発生させられた数値を加算
するためのものである。そして、参照符号４は制御器で
あり、加算器３の出力した加算結果をデコーダの結果に
従いアドレス計算に適用するかどうかを決めるものであ
る。
原理を示すブロック図である。同図において、参照符号
１は複数のレジスタを持つレジスタ部であり、アドレス
計算用のインデックスと通常のアドレス・データの格納
にも使用されるものである。さらに、参照符号２は数値
発生部であり、状況に応じて定数または命令コード中の
置数等の出力を行うものであり、また、参照符号３は加
算器であり、レジスタの値と発生させられた数値を加算
するためのものである。そして、参照符号４は制御器で
あり、加算器３の出力した加算結果をデコーダの結果に
従いアドレス計算に適用するかどうかを決めるものであ
る。
第１図に示すレジスタインデックス構成方式によれば、
通常、マイクロコンピュータチップがチップ内に持って
いる複数のレジスタの内、特定の１つのレジスタが常に
アドレス計算のインデックス参照用に使われるものと仮
定される。このインデックス参照用レジスタについては
、常にアドレス計算が先行で行われるようになっていて
、命令デコーダによる命令デコードの確定した時点では
、既に計算されたアドレス（インデックス参照用レジス
タのアドレス計算結果）を流用するようになっている。
通常、マイクロコンピュータチップがチップ内に持って
いる複数のレジスタの内、特定の１つのレジスタが常に
アドレス計算のインデックス参照用に使われるものと仮
定される。このインデックス参照用レジスタについては
、常にアドレス計算が先行で行われるようになっていて
、命令デコーダによる命令デコードの確定した時点では
、既に計算されたアドレス（インデックス参照用レジス
タのアドレス計算結果）を流用するようになっている。
ここで、第１図に示すレジスタインデックス構成方式で
は、特定のレジスタを使用した場合に限りアドレス計算
が高速に行えることになる。ところで、従来のアドレス
計算ユニットを命令デコードが確定した時点で行ってい
る方式では、前述したように、命令コード１単位に含ま
れるアドレス計算は１デコ一ド単位に付き１アドレス計
算の割合が限度である。また、マイクロコンピュータの
処理速度を上げるために１デコ一ド単位中に複数のアド
レス計算指示を含ませた場合でもこの制限のために実質
メリットというものがなかったわけである。第１図に示
す本発明の構成方式は、これらのアドレス計算全体を考
えた場合には対象とする複数のレジスタ全てに先行アド
レス計算を持たせない限りは、複数のレジスタ中で特定
少数のレジスタのみが高速化されるためにメリットの小
さいものに思える。しかし、実際のプログラミングにお
いてはこれらのアドレス計算に複数のレジスタが平均的
に出てくるわけではなく、特にレジスタインデックスの
アドレス計算等は１〜２個の特定のレジスタが集中的に
使用されるケースが非常に多いため、速度改善の有効性
は非常に高いといえる。さらに、この機構を組み込むこ
とはそのチップのアーキテクチャとは独立に行えるため
、構成方式としての適応性は高いものといえる。
は、特定のレジスタを使用した場合に限りアドレス計算
が高速に行えることになる。ところで、従来のアドレス
計算ユニットを命令デコードが確定した時点で行ってい
る方式では、前述したように、命令コード１単位に含ま
れるアドレス計算は１デコ一ド単位に付き１アドレス計
算の割合が限度である。また、マイクロコンピュータの
処理速度を上げるために１デコ一ド単位中に複数のアド
レス計算指示を含ませた場合でもこの制限のために実質
メリットというものがなかったわけである。第１図に示
す本発明の構成方式は、これらのアドレス計算全体を考
えた場合には対象とする複数のレジスタ全てに先行アド
レス計算を持たせない限りは、複数のレジスタ中で特定
少数のレジスタのみが高速化されるためにメリットの小
さいものに思える。しかし、実際のプログラミングにお
いてはこれらのアドレス計算に複数のレジスタが平均的
に出てくるわけではなく、特にレジスタインデックスの
アドレス計算等は１〜２個の特定のレジスタが集中的に
使用されるケースが非常に多いため、速度改善の有効性
は非常に高いといえる。さらに、この機構を組み込むこ
とはそのチップのアーキテクチャとは独立に行えるため
、構成方式としての適応性は高いものといえる。
このように、第１図に示すレジスタインデックス構成方
式によれば、複雑なアドレス計算を高速に処理すること
ができる。
式によれば、複雑なアドレス計算を高速に処理すること
ができる。
第２図は第１図におけるレジスタ部の一例を示すブロッ
ク図である。同図において、レジスタ部１には、複数の
レジスタ１０〜１ｎの他に、レジスタ選択回路５が設け
られている。このレジスタ選択回路５は、レジスタ部１
が有する複数のレジスタ１０〜１ｎの内、前回アクセス
されたレジスタを選択するもので、該レジスタ選択回路
には、前回アクセスされたレジスタを記憶する前回使用
レジスタ記憶手段５１が設けられている。すなわち、前
回使用レジスタ記憶手段５１により、レジスタ部１に含
まれる複数レジスタ１０〜１ｎに対する命令実行やアド
レス計算等によるアクセスを記憶し、その内容に応じて
アドレス計算に利用するレジスタを選択するようになっ
ている。
ク図である。同図において、レジスタ部１には、複数の
レジスタ１０〜１ｎの他に、レジスタ選択回路５が設け
られている。このレジスタ選択回路５は、レジスタ部１
が有する複数のレジスタ１０〜１ｎの内、前回アクセス
されたレジスタを選択するもので、該レジスタ選択回路
には、前回アクセスされたレジスタを記憶する前回使用
レジスタ記憶手段５１が設けられている。すなわち、前
回使用レジスタ記憶手段５１により、レジスタ部１に含
まれる複数レジスタ１０〜１ｎに対する命令実行やアド
レス計算等によるアクセスを記憶し、その内容に応じて
アドレス計算に利用するレジスタを選択するようになっ
ている。
この第２図に示すレジスタインデックス構成方式は、第
１図の構成方式における特定のレジスタの選択について
考慮したものである。すなわち、通常、レジスタインデ
ックスによるアドレス計算においては、命令の使用方法
に偏りがあり、例えば、同一のレジスタを集中的に使用
することや、レジスタインデックス用に使用しているレ
ジスタへの書込みを他のレジスタよりも頻繁に行うこと
等がある。そこで、レジスタのアクセスを記憶しておき
、この記憶に従い対象とする特定のレジスタを変えるこ
とで第１図のレジスタインデックス構成方式の効果を増
大するようにしたものであるこのように、本発明のレジ
スタインデックス構成方式によれば、アドレス計算、特
にレジスタをインデックスとして使用するアドレス計算
において高速にこれを行うことができ、マイクロコンピ
ュータの機能向上に寄与するところが大きい。
１図の構成方式における特定のレジスタの選択について
考慮したものである。すなわち、通常、レジスタインデ
ックスによるアドレス計算においては、命令の使用方法
に偏りがあり、例えば、同一のレジスタを集中的に使用
することや、レジスタインデックス用に使用しているレ
ジスタへの書込みを他のレジスタよりも頻繁に行うこと
等がある。そこで、レジスタのアクセスを記憶しておき
、この記憶に従い対象とする特定のレジスタを変えるこ
とで第１図のレジスタインデックス構成方式の効果を増
大するようにしたものであるこのように、本発明のレジ
スタインデックス構成方式によれば、アドレス計算、特
にレジスタをインデックスとして使用するアドレス計算
において高速にこれを行うことができ、マイクロコンピ
ュータの機能向上に寄与するところが大きい。
以上、詳述したように、本発明によれば、実行する命令
に関わらずレジスタ部および数値発生部から供給される
数値を加算して結果を算出し、命令コードの解析に従っ
て該算出された加算結果を使用することによって、複雑
なアドレス計算を高速に処理することができる。
に関わらずレジスタ部および数値発生部から供給される
数値を加算して結果を算出し、命令コードの解析に従っ
て該算出された加算結果を使用することによって、複雑
なアドレス計算を高速に処理することができる。
第１図は本発明に係るレジスタインデックス構成方式の
原理を示すブロック図、 第２図は第１図におけるレジスタ部の一例を示すブロッ
ク図である。 （符号の説明） ｌ・・・レジスタ部、 ２・・・数値発生部、 ３・・・加算器、 ４・・・制御器、 ５・・・レジスタ選択回路、 １０〜１ｎ・・・レジスタ、 ５Ｉ・・・前回使用レジスタ記憶手段。
原理を示すブロック図、 第２図は第１図におけるレジスタ部の一例を示すブロッ
ク図である。 （符号の説明） ｌ・・・レジスタ部、 ２・・・数値発生部、 ３・・・加算器、 ４・・・制御器、 ５・・・レジスタ選択回路、 １０〜１ｎ・・・レジスタ、 ５Ｉ・・・前回使用レジスタ記憶手段。
Claims (1)
- 【特許請求の範囲】 １、レジスタインデックスを使用してアドレス計算を行
うレジスタインデックス構成方式であって、 レジスタ部（１）と、数値発生部（２）と、該レジスタ
部および該数値発生部の出力を加算する加算器（３）と
、該加算器の出力を命令コードの解析結果に従ってアド
レス計算結果として使用する制御器（４）とを具備し、
実行する命令に関わらず前記レジスタ部および前記数値
発生部から供給される数値を加算して結果を算出し、前
記命令コードの解析に従って該算出された加算結果を使
用するようにしたことを特徴とするレジスタインデック
ス構成方式。 ２、前記レジスタ部（１）は、常に動作している特定の
レジスタを備え、当該レジスタが専ら使用されるように
なっている請求項第１項に記載のレジスタインデックス
構成方式。 ３、前記レジスタ部（１）は、該レジスタ部が有する複
数のレジスタ（１０〜１ｎ）の内、前回アクセスされた
レジスタを選択するレジスタ選択回路（５）を備えてい
る請求項第１項に記載のレジスタインデックス構成方式
。 ４、前記レジスタ選択回路（５）は、前回アクセスされ
たレジスタを記憶する前回使用レジスタ記憶手段（５１
）を具備する請求項第３項に記載のレジスタインデック
ス構成方式。 ５、請求項第１項〜第４項のいずれか１項に記載のレジ
スタインデックス構成方式を適用して、アドレス計算を
行うようにしたことを特徴とするマイクロコンピュータ
チップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24384590A JPH04124728A (ja) | 1990-09-17 | 1990-09-17 | レジスタインデックス構成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24384590A JPH04124728A (ja) | 1990-09-17 | 1990-09-17 | レジスタインデックス構成方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04124728A true JPH04124728A (ja) | 1992-04-24 |
Family
ID=17109808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24384590A Pending JPH04124728A (ja) | 1990-09-17 | 1990-09-17 | レジスタインデックス構成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04124728A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7224811B1 (en) | 1997-11-14 | 2007-05-29 | Yamaha Corporation | Audio system utilizing personal computer |
| US7350156B2 (en) | 2001-09-21 | 2008-03-25 | Yamaha Corporation | Audio signal editing apparatus and control method therefor |
-
1990
- 1990-09-17 JP JP24384590A patent/JPH04124728A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7224811B1 (en) | 1997-11-14 | 2007-05-29 | Yamaha Corporation | Audio system utilizing personal computer |
| US7350156B2 (en) | 2001-09-21 | 2008-03-25 | Yamaha Corporation | Audio signal editing apparatus and control method therefor |
| US7929719B2 (en) | 2001-09-21 | 2011-04-19 | Yamaha Corporation | Audio signal editing apparatus and control method therefor |
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