JPH0412536A - 化合物半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、化合物半導体装置に関し、特に、Ｐｎ接合型
ダイオード素子を有する化合物半導体装置に適用して有
効な技術に関するものである。

〔従来の技術〕

低雑音、高周波等の特長を有するマイクロ波トランジス
タとして、砒化ガリウム電界効果トランジスタ（ＧａＡ
ｓ−ＭＥ　Ｓ　Ｆ　Ｅ　Ｔ）が知られている。

このＧａＡｓ−ＭＥＳＦＥＴはＧａＡｓ基板（化合物半
導体基板又は半絶縁性基板）の主面に形成される。Ｇａ
Ａｓ−ＭＥＳＦＥＴは主にチャネル領域。

ソース領域、ドレイン領域及びゲート電極で構成される
。

本発明者はＵＨＦ帯域で使用される千ノリシックに組込
まれたＧａＡｓ−ＭＥ　Ｓ　Ｆ　Ｅ　Ｔの開発を行って
いる。この種のＧａＡｓ−ＭＥＳＦＥＴは２００［ｖ］
以上の静電気破壊耐圧が必要とされる。このような静電
気破壊耐圧を得るには静電気破壊防止回路（静電気保護
素子）を内蔵することが一般的である。例えば１本発明
者が開発中のＧａＡｓ−ＭＥＳＦＥＴにおいては、デュ
アルゲート構造を採用し、第１ゲート電極、第２ゲート
電極の夫々とソース領域との間に静電気破壊防止回路を
挿入する。この静電気破壊防止回路はｐｎ接合型ダイオ
ード素子で構成される。

前記静電気破壊防止回路であるｐｎ接合型ダイオード素
子はＧａＡｓ基板の主面部に形成されたｎ型半導体領域
（カソード領域）及びｐ型半導体領域（アノード領域）
で構成される。前記ｐ型半導体領域は、拡散用マスクで
規定された領域内において、Ｇ　ａ　Ａ　ｓ基板の主面
部にその主面から熱拡散法でＰ型不純物を拡散すること
により形成される。このｐ型半導体領域の端部は、前記
ｎ型半導体領域と接触し、ｐｎ接合部を形成する。前記
ｐ型不純物は、活性化率が高く、かつ高い不純物濃度で
形成できるので、Ｚｎ（亜鉛）を一般的に使用する。

前記ｐｎ接合型ダイオード素子は、Ｐ型半導体領域、ｎ
型半導体領域の夫々にアノード電極、カソード電極の夫
々を接続する。アノード電極、カソード電極の夫々は、
ｐｎ接合型ダイオード素子上を覆うパッシベーション膜
上に形成され、このパッシベーション膜に形成された開
口を通して各領域に接続される。パッシベーション膜は
例えば窒化珪素（Ｓｉ、Ｎ４）膜に比べてＧ　ａ　Ａ　
ｓ基板との応力が小さいＰＳＧ膜で形成される。

なお、この種のｐｎ接合型ダイオード素子を有する、Ｇ
ａＡｓ−ＭＥＳＦＥＴにライては１例えば、電気通信学
会、ｒＥＤ８４−８６Ｊ、Ｖｏｌ、８４．Ｎｏ。

１８５、第７頁乃至第１３頁に記載される。

〔発明が解決しようとする課題〕

本発明者は、前述の静電気破壊防止回路としてのｐｎ接
合型ダイオード素子について、下記の問題点を見出した
。

前記ｐｎ接合型ダイオード素子のｐ型半導体領域のｐ型
不純物であるＺｎは、Ｇ　ａ　Ａ　ｓ基板の深さ方向の
拡散距離に比べて、ＧａＡｓ基板の表面に沿う横方向拡
散距離（ラテラル拡散距離）が大きい。

例えば、Ｚｎは、深さ方向の拡散距離に対して、横方向
拡散距離が４〜７倍以上の異常拡散を生じる。このＺｎ
の異常拡散は、ＧａＡｓ基板とパッシベーション膜（Ｐ
ＳＧ膜）との接着力が低いことが原因として考えられる
。このため、ＧａＡｓ基板上でのＰ型半導体領域つまり
アノード領域の占有面積が増大し−ｐｎ接合型ダイオー
ド素子の占有面積が増大するので、化合物半導体装置の
集積度が低下する。

また、前記ｐｎ接合型ダイオード素子のｐ型半導体領域
の横方向に異常拡散した領域はその他の領域に比べてＰ
型不純物の不純物濃度が低下する。

つまり、この異常拡散された領域の寄生抵抗値は高くな
り、アノード電極とカソード電極との間のシリーズ抵抗
値を増大する。このため、ｐｎ接合型ダイオード素子の
Ｖ、特性でのオン抵抗が増大し、特にサージ電圧（過大
電圧）を吸収できないので、ＭＥＳＦＥＴの静電気破壊
が多発する。

本発明の目的は、ｐｎ接合型ダイオード素子を有する化
合物半導体装置において、集積度を向上することが可能
な技術を提供することにある。

本発明の他の目的は、前記ｐｎ接合型ダイオード素子の
オン抵抗値を低減することが可能な技術を提供すること
にある。

本発明の他の目的は、ｐｎ接合型ダイオード素子を静電
気破壊防止回路とする、ＭＥＳＦＥＴを有する化合物半
導体装置において、ＭＥＳＦＥＴの静電気破壊耐圧を向
上することが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

（１）化合物半導体基板の主面部にｐｎ接合型ダイオー
ド素子を構成する化合物半導体装置において、前記ｐｎ
接合型ダイオード素子が、前記化合物半導体基板の主面
の第１領域に形成されたｐ型半導体領域、及び前記化合
物半導体基板の主面の第１領域の端部のこの第１領域の
表面と交差しかつ前記化合物半導体基板の深さ方向に伸
びる第２領域に形成されたｎ型半導体領域で構成される
。

前記ｐｎ接合型ダイオード素子のｎ型半導体領域が形成
された第２領域は、化合物半導体基板の主面に形成され
たモートの内壁又はメサの外壁である。

（２）前記ｐｎ接合型ダイオード素子はＭＥＳＦＥＴの
ゲート電極とソース領域との間に挿入された静電気破壊
防止回路の保護素子を構成する。

〔作　　用〕

上述した手段（１）によれば、前記ｐｎ接合型ダイオー
ド素子のＰ型半導体領域（アノード領域）の化合物半導
体基板の主面に沿う横方向拡散を第２領域の表面で抑え
られるので、ｐｎ接合型ダイオード素子の占有面積を縮
小し、化合物半導体装置の集積度を向上できる。また、
前記ｐｎ接合型ダイオード素子のｐ型半導体領域の横方
向拡散で生じる寄生抵抗値を低減できるので、ダイオー
ド素子のＶ、特性でのオン抵抗を小くできる。また、前
記ｐｎ接合型ダイオード素子のＰ型半導体領域の横方向
拡散を前記第２領域の表面で抑え、この抑えられたｐ型
不純物が第２領域の表面に沿って化合物半導体基板の深
さ方向に拡散されるので、ｐ型半導体領域とｎ型半導体
領域とのｐｎ接合面を湾曲させ、ｐｎ接合面積を増加で
きる。この結果、ｐｎ接合型ダイオード素子の占有面積
を縮小できるので、化合物半導体装置の集積度を向上で
きる。

上述した手段（２）によれば、前記ｐｎ接合型ダイオー
ド素子のオン抵抗を小さくできるので、サージ電圧の吸
収効率を高め、ＭＥＳＦＥＴの静電気破壊耐圧を向上で
きる。

以下、本発明の構成について、静電気破壊防止回路をｐ
ｎ接合型ダイオード素子で構成する、デュアルゲート構
造のＧａＡｓ−ＭＥ　Ｓ　Ｆ　Ｅ　Ｔを有する化合物半
導体装置に本発明を適用した一実施例とともに説明する
。

なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

本発明の一実施例であるＧａＡｓ−ＭＥＳＦＥＴを有す
る化合物半導体装置の構成を第２図（等価回路図）で示
す。

第２図に示すように、化合物半導体装置に搭載されたＧ
ａＡｓ−ＭＥＳＦＥＴ（Ｔｒ）はデュアルゲート構造で
構成される。つまり、ＧａＡｓ−ＭＥＳＦＥＴ（Ｔｒ）
は、２個の第１ゲート電極（Ｇ１）と第２ゲート電極（
Ｇ２）とで構成されるゲート電極（Ｇ）、ソース電極（
Ｓ）及びドレイン電極（Ｄ）で構成される。

このＧａＡｓ−ＭＥ　Ｓ　Ｆ　Ｅ　Ｔ（Ｔ　ｒ）の第１
ゲート電極（Ｇｌ）、第２ゲート電極（Ｇ２）の夫々と
ソース電極（Ｓ）との間には静電気破壊防止回路が挿入
される。この静電気破壊防止回路はバックトウバック構
造のｐｎ接合型ダイオード素子（ＤＩ）及びｐｎ接合型
ダイオード素子（Ｄ２）で構成される。

一方のｐｎ接合型ダイオード素子（Ｄｌ）は第１ゲート
電極（Ｇ１）とソース電極（Ｓ）との間に挿入される。

ｐｎ接合型ダイオード素子（Ｄｌ）はカソード領域を互
いに接続した２個のダイオード素子で構成される。この
一方のダイオード素子のアノード領域は第１ゲート電極
（Ｇ１）に接続され、他方のアノード領域はソース電極
（Ｓ）に接続される。

また、他方のｐｎ接合型ダイオード素子（Ｄ２）は第２
ゲート電極（Ｇ２）とソース電極（Ｓ）との間に挿入さ
れる。ｐｎ接合型ダイオード素子（Ｄ２）はカソード領
域を互いに接続した２個のダイオード素子で構成される
。この一方のダイオード素子の７ノード領域は第２ゲー
ト電極（Ｇ２）に接続され、他方の７ノード領域はソー
ス電極（Ｓ）に接続される。

次に、前記ＧａＡｓ−ＭＥＳＦＥＴ（Ｔｒ）ｐｎ接合型
ダイオード素子Ｄ（Ｄｉ、Ｄ２）の具体的な構造につい
て、第１図（要部断面図）を用いて説明する。

前述の化合物半導体装置はＧ　ａ　Ａ　ｓ基板（化合物
半導体基板又は半絶縁性基板）１で構成される。

このＧａＡｓ基板１の素子形成面となる主面には前記Ｇ
ａＡｓ−ＭＥＳＦＥＴ（Ｔｒ）、ｐｎ接合型ダイオード
素子りの夫々が搭載される。Ｇ　ａ　Ａ　ｓ基板１の主
面は（１００’）結晶面で構成される。また、図示しな
いが、化合物半導体装置の製造プロセスにおいて、Ｇａ
Ａｓ半導体ウェーハ（Ｇ　ａ　Ａ　ｓ基板１のダイシン
グ工程前の状態）のオリエンテーションフラットは（０
１丁）結晶面で構成される。

前記ＧａＡｓ−ＭＥＳＦＥＴ（Ｔｒ）はゲート電極（Ｇ
）である導体膜３．チャネル領域であるｎ型半導体領域
２Ａ、ソース領域（Ｓ）及びドレイン領域（Ｄ）である
一対のゴ型半導体領域２で構成される。

導体膜３は例えばＡＱで構成される。ゴ型半導体領域２
の主面には電極７を介在させて配線９が接続される。電
極フは例えばＡｕＧｅ、Ｎｉ、Ａｕの夫々を順次積層し
た積層膜で構成される。この電極７はパッシベーション
膜６に形成された開口を通してゴ型半導体領域２の表面
に接続される。パッシベーション膜６はＧ　ａ　Ａ　ｓ
基板１との応力が小さぃ例えばＰＳＧ膜で構成される。

配線９はパッシベーション膜８に形成された開口を通し
て電極７に接続される。

前記静電気破壊防止回路を構成するｐｎ接合型ダイオー
ド素子（Ｄ）はアノード領域として使用されるｐ°型半
導体領域５及びカソード領域として使用されるゴ型半導
体領域２で構成される。このＰ。

型半導体領域５、ｎ゛型半導体領域２の夫々の表面には
アノード電極（図示しない）７、カソード電極７の夫々
が接続される。

前記カソード領域であるゴ型半導体領域２は、基本的に
は、前記ＧａＡｓ−ＭＥＳＦＥＴ（Ｔｒ）のソース領域
（Ｓ）又はドレイン領域（Ｄ）であるｎ゛型半導体領域
２と実質的に同一製造プロセスで形成される。ｒ１″型
半導体領域２は１例えば１０”［ａｔ。

ａｓ／ｃｄ］程度の高い不純物濃度で形成され、Ｇ　ａ
　Ａ　ｓ基板ｌの表面からその深さ方向に０．３［μｍ
］程度の深さ（ｘｊ）で形成される。

前記アノード領域であるｐ°型半導体領域５とカソード
電極７との間、すなわちｐ°型半導体領域５の端部のｐ
ｎ接合面の形成領域及びそのｎ°型半導体領域２側には
モート（溝）４が設けられる。つまり、ｎ°型半導体領
域２は、ｐ゛型半導体領域５の端部に設けられたモート
４の内壁及び底部に沿ったＧ　ａ　Ａ　ｓ基板１の主面
部に構成されると共に、モート４からカソード電極子ま
での間のＧａＡｓ基板１の主面部に構成される６ モート４はその断面形状を方形状或は逆台形状（主面の
開口幅サイズに比べて主面よりも深い底部の幅サイズが
小さい形状）で構成する。また、モート４の平面形状は
、図示しないが、第１図の紙面と垂直方向に細長いスリ
ット形状で構成する。

このモート４のスリット形状の長手方向の内壁は前述の
オリエンテーションフラットと実質的に平行な平面で構
成され、このモート４の長手方向の内壁は（０１１）結
晶面で（〈０丁丁〉結晶軸に沿って）形成される。なお
、製造プロセスで使用される条件例えばエツチング液に
よっては、モート４の断面形状が前述のように逆台形状
で構成されるので、モート４の長手方向の内壁は（０１
１）結晶面に近い結晶面で構成される。このようにスリ
ット形状の長手方向の内壁を（０１１，）結晶面で構成
されるモート４は、ドライエツチング又はウェットエツ
チングで加工した場合、第１図及び第３図（要部拡大断
面図）に示すように、容易に断面形状を方形状或は逆台
形状で形成できる。この断面形状を有するモート４は、
本発明者の基礎研究によれば、断面形状が台形状のモー
トに比べてＧ　ａ　Ａ　ｓ基板１の主面側におけるＰ型
不純物（例えばＺｎ）の横方向の異常拡散量を低減でき
る結果を得た。モート４は７例えば、スリット形状の短
辺方向の幅寸法を１〜２［μｍ１．深さを１〜２［μｍ
〕の夫々で形成する。このモート４の深さは少なくとも
Ｐ°型半導体領域５の端部での深さよりも深ければよい
。

前記アノード領域であるｐ°型半導体領域５は、例えば
１０１ｇ［ａｔｏｍｓ／　ａｌ　］程度の高い不純物濃
度で形成され、Ｇ　ａ　Ａ　ｓ基板ｌの表面からｎ°型
半導体領域２よりも若干深く構成される。ｐ°型半導体
領域５は、第３図に示すように、拡散用マスク（例えば
フォトレジスト膜）１０を使用し、熱拡散法でｎ型不純
物を拡散することにより形成される。ｎ型不純物として
は、活性化率が高く、かつ高い不純物濃度で形成できる
Ｚｎを使用する。また、ｎ型不純物は、Ｚｎ以外に、Ｍ
　ｇ　＊　Ｍ　ｎ　＋　Ｂ　ｅ等を使用してもよい。

このｐｎ接合型ダイオード素子（Ｄ）の形成方法につい
て、第１図及び第３図を用いて簡単に説明する。

まず、ｐｎ接合型ダイオード素子（Ｄ）の形成領域にお
いて、Ｇ　ａ　Ａ　ｓ基板１の主面にその深さ方向に伸
びるモート４を形成する。モート４はドライエツチング
又はウェットエツチングを使用して形成する。

次に、ｐｎ接合型ダイオード素子（Ｄ）の形成領域にお
いて、ｎ°型半導体領域（カソード領域）２を形成する
。ｎ°型半導体領域２は例えばｎ型不純物をイオン打込
み法及び熱拡散法を併用して導入することにより形成す
る。イオン打込み法はＧ　ａ　Ａ　ｓ基板１の主面部、
モート４の底部の夫々にｎ型不純物を導入する。このｎ
型不純物はＧａＡＳ−ＭＥＳ’Ｆ　Ｅ　Ｔ　（Ｔ　ｒ　
）のソース領域及びドレイン領域の形成領域にも導入さ
れる。熱拡散法はモート４の内壁にｎ型不純物を導入す
る。このｎ型不純物はマスクを使用し、ｐｎ接合型ダイ
オード素子（Ｄ）の形成領域のみに導入される。

次に、ｐｎ接合型ダイオード素子（Ｄ）のアノード領域
の形成領域が開口された拡散用マスク１０を形成する。

そして、前記第３図に示すように、この拡散用マスク１
０を用いて、Ｇ　ａ　Ａ　ｓ基板１の主面部にＰ型不純
物（Ｚ　ｎ）を熱拡散法で拡散することにより、ｐ゛型
半導体領域（アノード領域）５を形成する。このｐ°型
半導体領域５を形成することにより、実質的にｐｎ接合
型ダイオード素子（Ｄ）が完成する。

前記ｐｎ接合型ダイオード素子（Ｄ）のｐ°型半導体領
域５は、第３図に示すように、ＧａＡｓ基板１の主面に
沿いモート４に向うＺｎの横方向の異常拡散を生じるが
、このＺｎの横方向拡散はモート４のスリット形状の長
平方向の内壁により抑えられる。つまり、モート４のア
ノード領域側の内壁で規定された領域内において、ｐｎ
接合型ダイオード素子（Ｄ）のＰ°型半導体領域５が形
成される。

また、前記ｐ゛型半導体領域５の横方向拡散は、モート
４の内壁とパッシベーション膜６との界面近傍（第３図
に楕円形状の点線で囲まれた部分）において、モート４
の内壁に沿って深さ方向１２にほとんど拡散されない６
本発明者の基礎研究によれば、モート４の内壁の（０１
１）結晶面での拡散量が例えば（０１１）結晶面での拡
散量に比べて小さいことに基くと考察している。また、
本発明者は、製造プロセスにおいて、前記ｐ°型半導体
領域５を形成した後、パッシベーション膜６を形成する
前に、パッシベーション膜６の堆積前の前洗浄を行うの
で、この前洗浄でモート４の内壁に沿うＺｎの浅い深さ
の拡散領域が除去されることに基くと考察している。こ
の前洗浄は１例えば１００〜３００［人／鳳ｉｎ］のエ
ツチング速度を有するアンモニア系エツチング液で行う
。

また、前記ｐ゛型半導体領域５のカソード領域側の端部
の横方向拡散はモート４の内壁で抑えられ、この抑えら
れた領域においてＺｎの不純物濃度が若干高くなるので
、モート４の内壁で規定された状態で深さ方向にＺｎが
押し呂され拡散される。

つまり、このＺｎが押し出された分、ｐｎ接合型ダイオ
ード素子（Ｄ）は、ｐ°型半導体領域５とｎ°型半導体
領域２どのｐｎ接合面がモート４を設けない場合のｐｎ
接合面１１に比べて湾曲し、ｐｎ接合面積を増加できる
。本発明者の基礎研究によれば、ｐｎ接合面積を約２０
［％］増加できる結果が得られた。

このように、Ｇ　ａ　Ａ　ｓ基板１の主面部にｐｎ接合
型ダイオード素子（Ｄ）を構成する化合物半導体装置に
おいて、前記ｐｎ接合型ダイオード素子（Ｄ）が、前記
ＧａＡｓ基板１の主面の第１領域に形成されたｐ゛型半
導体領域５．及び前記ＧａＡｓ基板１の主面の第１領域
の端部のこの第１領域の表面と交差しかつ前記Ｇ　ａ　
Ａ　ｓ基板１の深さ方向に伸びる第２領域（モート４の
内Ｍ、）に形成されたｎ°型半導体領域２で構成される
。このｐｎ接合型ダイオード素子（Ｄ）のゴ型半導体領
域２が形成された第２領域は前記ＧａＡｓ基板１の主面
に形成されたモート４のスリット形状の長手方向の内壁
である。この構成により、（１）前記ｐｎ接合型ダイオ
ード素子（Ｄ）のｐ°型半導体領域（アノード領域）５
のＧ　ａ　Ａ　ｓ基板１の主面に沿う横方向拡散を第２
領域の表面（モート４の内壁）で抑えられるので、ｐｎ
接合型ダイオード素子（Ｄ）の占有面積を縮小し、化合
物半導体装置の集積度を向上できる。（２）前記ｐｎ接
合型ダイオード素子（Ｄ）のｐ°型半導体領域５の横方
向拡散で生じる寄生抵抗値（第３図に示すＲ）を低減で
きるので、ダイオード素子のＶ、特性でのオン抵抗を小
くできる０本発明者の基礎研究によれば、ダイオード素
子のｖｌＩ特性でのオン抵抗は３０〜４０［％コ小さく
なり、ダイオード素子の雑音特性も改善された結果を得
ることができた。

また、ＧａＡｓ−ＭＥ　Ｓ　Ｆ　Ｅ　Ｔ（Ｔ　ｒ）は入
力インピーダンスを０．６［ＫΩ］から０．４［ＫΩ］
に下げることができた。（３）前記ｐｎ接合型ダイオー
ド素子（Ｄ）のｐ゛型半導体領域５の横方向拡散を前記
第２領域の表面で抑え、この抑えられたｐ型不純物（Ｚ
ｎ）が第２領域の表面に沿ってＧ　ａ　Ａ　ｓ基板１の
深さ方向に拡散されるので、Ｐ°型半導体領域５とｎ°
型半導体領域２とのｐｎ接合面を湾曲させ、Ｐｎ接合面
積を増加できる。この結果、ｐｎ接合型ダイオード素子
（Ｄ）の占有面積を縮小できるので、化合物半導体装置
の集積度をより向上できる。

また、前記ｐｎ接合型ダイオード素子（Ｄ）は、ＧａＡ
ｓ−ＭＥＳＦＥＴ（Ｔｒ）のゲート電極（Ｇ）とソース
領域（Ｓ）との間に挿入された静電気破壊防止回路の保
護素子を構成する。この構成により。

前記ｐｎ接合型ダイオード素子（Ｄ）のオン抵抗を小さ
くできるので、サージ電圧の吸収効率を高め。

ＧａＡｓ−ＭＥ　Ｓ　Ｆ　Ｅ　Ｔ（Ｔ　ｒ）の静電気破
壊耐圧を向上できる。本発明者の基礎研究によれば、前
記ＧａＡｓ−ＭＥＳＦＥＴ（Ｔｒ）の静電気破壊耐圧を
１７０［Ｖ］から２５０［Ｖ］に向上できる結果を得ら
れた。

以上１本発明者によってなされた発明を、前記実施例に
基き具体的に説明したが９本発明は、前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは勿論である。

例えば、本発明は、Ｇ　ａ　Ａ　ｓ基板１の主面にメサ
エッチングで形成されたメサ（台形状島領域）の上部表
面に設けられたＰ゛型半導体領域（アノード領域）５、
及び前記メサの外壁に設けられたｎ゛型半導体領域２で
ｐｎ接合型ダイオード素子（Ｄ）を構成してもよい。

また、本発明は、単体の化合物半導体装置に限定されず
、集積化された化合物半導体装置や半導体レーザに適用
できる。

ｒ発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

ｐｎ接合型ダイオード素子を有する化合物半導体装置に
おいて、集積度を向上できる。

前記ｐｎ接合型ダイオード素子のオン抵抗値を低減でき
る。

ｐｎ接合型ダイオード素子を静電気破壊防止回路とする
。ＭＥＳＦＥＴを有する化合物半導体装置において、Ｍ
ＥＳＦＥＴの静電気破壊耐圧を向上できる。

【図面の簡単な説明】

第１図は、本発明の一実施例であるＧａＡＳ−ＭＥＳＦ
ＥＴを有する化合物半導体装置の要部断面図、 第２図は、前記化合物半導体装置の等価回路図、第３図
は、前記化合物半導体装置の要部拡大断面図である。 図中、１・・・Ｇ　ａ　Ａ　ｓ基板、２・・・ｎ°型半
導体領域、３・・・導体膜、４・・・モート、５・・・
ｐ°型半導体領域、Ｄ・・・ｐｎ接合型ダイオード素子
、Ｔｒ・・・Ｇ　ａ　Ａ　ｓ・ＭＥＳＦＥＴである。

Claims (1)

1. 【特許請求の範囲】 １、化合物半導体基板の主面部にｐｎ接合型ダイオード
   素子を構成する化合物半導体装置において、前記ｐｎ接
   合型ダイオード素子が、前記化合物半導体基板の主面の
   第１領域に形成されたｐ型半導体領域、及び前記化合物
   半導体基板の主面の第１領域の端部のこの第１領域の表
   面と交差しかつ前記化合物半導体基板の深さ方向に伸び
   る第２領域に形成されたｎ型半導体領域で構成されたこ
   とを特徴とする化合物半導体装置。 ２、前記ｐｎ接合型ダイオード素子は、ＭＥＳＦＥＴの
   ゲート電極とソース領域との間に挿入された静電気破壊
   防止回路の保護素子を構成することを特徴とする請求項
   １に記載の化合物半導体装置。 ３、前記ｐｎ接合型ダイオード素子のｎ型半導体領域が
   形成された第２領域は、化合物半導体基板の主面に形成
   されたモートの内壁又はメサの外壁であることを特徴と
   する請求項１又は請求項２に記載の化合物半導体装置。