JPH0412559B2 - - Google Patents
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- Publication number
- JPH0412559B2 JPH0412559B2 JP59042321A JP4232184A JPH0412559B2 JP H0412559 B2 JPH0412559 B2 JP H0412559B2 JP 59042321 A JP59042321 A JP 59042321A JP 4232184 A JP4232184 A JP 4232184A JP H0412559 B2 JPH0412559 B2 JP H0412559B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- line
- signal line
- lines
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は横積み型ROMの構造に関するもので
ある。
ある。
（従来技術）
最近、集積回路装置はより速くより高集積化に
進みつつある。これにともない従来ランダムロジ
ツクだけで構成されていた回路から素子数を減少
させる目的からプログラム方式に変わりつつあ
る。このためプログラムを入れておくための
ROMにもより速くよりメモリー容量が大きくと
いうことが要求されている。そこでこういつた要
求からトランジスタが横に積まれる構成である横
積みROMが使用されている。これは縦積み
ROMがトランジスタが縦積みであるためトラン
ジスタのオン抵抗が直列に接続してしまいスピー
ドが遅くなるのに対して横積みはトランジスタが
並列に接続されるためスピードが速くなるからで
ある。これは特にROMが大きくなつた場合に顕
著となる。
進みつつある。これにともない従来ランダムロジ
ツクだけで構成されていた回路から素子数を減少
させる目的からプログラム方式に変わりつつあ
る。このためプログラムを入れておくための
ROMにもより速くよりメモリー容量が大きくと
いうことが要求されている。そこでこういつた要
求からトランジスタが横に積まれる構成である横
積みROMが使用されている。これは縦積み
ROMがトランジスタが縦積みであるためトラン
ジスタのオン抵抗が直列に接続してしまいスピー
ドが遅くなるのに対して横積みはトランジスタが
並列に接続されるためスピードが速くなるからで
ある。これは特にROMが大きくなつた場合に顕
著となる。
従来この種の横積みROMの一実施例を第１図
に示す。ここで１はROM本体であり、２はデコ
ード回路である。その動作を説明すると、まず入
力がＡ０，Ａ１の２ビツト，そのデコードされた
信号はＤ０〜Ｄ３の４ビツトとし、これがROM
に入力され最終的な出力が４ビツトとなつてい
る。ROMセルはＮチヤンネル横積み構造であ
り、所定の情報が記憶された部分にＮチヤンネル
MOSトランジスタが形成された構造となつてい
る。またROMにはプリチヤージ信号PGが入力さ
れており、ROMのプリチヤージを行なつてい
る。これらのタイミングを第２図に示す。プリチ
ヤージ信号PGは周期Ｔを持つており、その周期
Ｔの前半T1で各出力ラインに接続されているプ
リチヤージ用Ｐチヤンネルトランジスタ４がオン
し、出力信号Ｏ０〜Ｏ３をプリチヤージする。
（“１”になる。）そして後半のT2の間に出力信号
Ｏ０〜Ｏ３に出力が現われる。入力データはこの
周期Ｔに同期して変化する。従つてデコードされ
た信号Ｄ０〜Ｄ３もこの周期Ｔに同期して変化す
る。信号Ｄ０〜Ｄ３はその目的とされる信号だけ
が“１”となり他は全て“０”となる。そのため
ROMの中でその目的とされる信号ラインにトラ
ンジスタが有るとトランジスタがオンしT1の期
間にプリチヤージされ“１”となつている出力ラ
インをT2の期間に“０”に変える。逆に、トラ
ンジスタが無い出力ラインはプリチヤージされた
まま“１”となる。このようにして、このROM
は“０”を希望する場合はトランジスタを設け、
“１”を希望する場合はトランジスタを設けない
ように設計することにより所望の出力を取り出す
ことができる。
に示す。ここで１はROM本体であり、２はデコ
ード回路である。その動作を説明すると、まず入
力がＡ０，Ａ１の２ビツト，そのデコードされた
信号はＤ０〜Ｄ３の４ビツトとし、これがROM
に入力され最終的な出力が４ビツトとなつてい
る。ROMセルはＮチヤンネル横積み構造であ
り、所定の情報が記憶された部分にＮチヤンネル
MOSトランジスタが形成された構造となつてい
る。またROMにはプリチヤージ信号PGが入力さ
れており、ROMのプリチヤージを行なつてい
る。これらのタイミングを第２図に示す。プリチ
ヤージ信号PGは周期Ｔを持つており、その周期
Ｔの前半T1で各出力ラインに接続されているプ
リチヤージ用Ｐチヤンネルトランジスタ４がオン
し、出力信号Ｏ０〜Ｏ３をプリチヤージする。
（“１”になる。）そして後半のT2の間に出力信号
Ｏ０〜Ｏ３に出力が現われる。入力データはこの
周期Ｔに同期して変化する。従つてデコードされ
た信号Ｄ０〜Ｄ３もこの周期Ｔに同期して変化す
る。信号Ｄ０〜Ｄ３はその目的とされる信号だけ
が“１”となり他は全て“０”となる。そのため
ROMの中でその目的とされる信号ラインにトラ
ンジスタが有るとトランジスタがオンしT1の期
間にプリチヤージされ“１”となつている出力ラ
インをT2の期間に“０”に変える。逆に、トラ
ンジスタが無い出力ラインはプリチヤージされた
まま“１”となる。このようにして、このROM
は“０”を希望する場合はトランジスタを設け、
“１”を希望する場合はトランジスタを設けない
ように設計することにより所望の出力を取り出す
ことができる。
ところが、この構成であると、T1の期間は、
各出力ラインについているプリチヤージ用のＰチ
ヤンネルトランジスタ４がオンするがこの期間は
デコード出力信号Ｄ０〜Ｄ３の中の目的とされる
信号“１”となるため、ROMの中でこの信号ラ
インにあるＮチヤンネルトランジスタ３もオンし
てしまい、VDDからグランド間に電流が流れてし
まうことになる。一般にトランジスタのオン抵抗
は数十〜数百〔KΩ〕程度であるためT1の瞬間に
流れる電流は出力一本につき数十〔μA〕となり
出力が100本あれが数〔mA〕ともなり、ROMの
サイズが大きくなればなる程顕著となつてくる。
特にこのプリチヤージ用のＰチヤンネルトランジ
スタ４は負荷容量が大きくT1の期間にプリチヤ
ージしなくてはならず、電流が流せるようにgm
を高くしているので実際に流れる電流は顕著に大
きくなる。このため電源配線はこの電流に耐える
ように考慮されなければならず、また、どうして
も電源配線の抵抗のため実際に各トランジスタ
３，４にかかる電源電圧を下げてしまい誤動作の
原因ともなつてしまう。また最も大きな欠点とし
て消費電流の増加につながつてしまつていた。こ
の点を改良した従来の実施例を第３図及びそのタ
イミングを第４図に示す。この実施例では、デコ
ード出力にアンド回路５を設けT1の期間デコー
ド出力Ｄ０〜Ｄ３が“１”になるのを禁止してい
る。これによりT1の期間はVDDとグランド間に電
流が流れることが無くなる。ところがROMの中
のデコード信号Ｄ０〜Ｄ３の負荷容量は大きく、
このラインを“１”から“０”へ“０”から
“１”へ変えるのには時間を要し、ROMの動作
速度を低下してしまう。従つてこの信号ラインを
T1の期間禁止してしまうということはこのスピ
ードアツプに対しては望ましくなく、最近のスピ
ードの速いROMには適さない。
各出力ラインについているプリチヤージ用のＰチ
ヤンネルトランジスタ４がオンするがこの期間は
デコード出力信号Ｄ０〜Ｄ３の中の目的とされる
信号“１”となるため、ROMの中でこの信号ラ
インにあるＮチヤンネルトランジスタ３もオンし
てしまい、VDDからグランド間に電流が流れてし
まうことになる。一般にトランジスタのオン抵抗
は数十〜数百〔KΩ〕程度であるためT1の瞬間に
流れる電流は出力一本につき数十〔μA〕となり
出力が100本あれが数〔mA〕ともなり、ROMの
サイズが大きくなればなる程顕著となつてくる。
特にこのプリチヤージ用のＰチヤンネルトランジ
スタ４は負荷容量が大きくT1の期間にプリチヤ
ージしなくてはならず、電流が流せるようにgm
を高くしているので実際に流れる電流は顕著に大
きくなる。このため電源配線はこの電流に耐える
ように考慮されなければならず、また、どうして
も電源配線の抵抗のため実際に各トランジスタ
３，４にかかる電源電圧を下げてしまい誤動作の
原因ともなつてしまう。また最も大きな欠点とし
て消費電流の増加につながつてしまつていた。こ
の点を改良した従来の実施例を第３図及びそのタ
イミングを第４図に示す。この実施例では、デコ
ード出力にアンド回路５を設けT1の期間デコー
ド出力Ｄ０〜Ｄ３が“１”になるのを禁止してい
る。これによりT1の期間はVDDとグランド間に電
流が流れることが無くなる。ところがROMの中
のデコード信号Ｄ０〜Ｄ３の負荷容量は大きく、
このラインを“１”から“０”へ“０”から
“１”へ変えるのには時間を要し、ROMの動作
速度を低下してしまう。従つてこの信号ラインを
T1の期間禁止してしまうということはこのスピ
ードアツプに対しては望ましくなく、最近のスピ
ードの速いROMには適さない。
（発明の目的）
この発明の目的は上記欠点を解消し、動作速度
が速く、低消費電流化の図れるROMを提供しよ
うとするものである。
が速く、低消費電流化の図れるROMを提供しよ
うとするものである。
（発明の構成）
本発明は、行方向に並んだ複数のでデコーダ線
と、列方向に並んだ複数の出力ラインと、前記出
力ラインの隣り合う２本ずつを一単位といて各単
位内の２本の出力ラインの間に列方向に配列され
た１本のソース信号線と、上記複数の出力ライン
の一端側に行方向に配置された第１および第２の
電源線と、上記複数の出力ラインの上記一端側に
行方向に配置されソース・ドレイン電流路が対応
する出力ラインの一端と第１の電源線との間に接
続された複数の一導電型の第１電界効果トランジ
スタと、これらトランジスタのゲートに共通接続
されたプリチヤージ信号線と、上記複数の出力ラ
インの上記一端側に上記行方向に配置され、ソー
ス・ドレイン電流路が対応するソース信号線の一
端と第２の電源線との間に接続された複数の他導
電型の第２電界効果トランジスタと、上記プリチ
ヤージ信号線から分岐して上記複数の第２電界効
果トランジスタのゲートに共通接続された信号線
と、記憶情報に従つて選択的に設けられた複数の
メモリセル電界効果トランジスタであつて、それ
ぞれがデコーダ線の１つに接続されたゲートおよ
び出力ラインの１つとこの出力ラインの属する単
位に対応したソース信号線との間に接続されたソ
ース・ドレイン電流路を有する複数のメモリセル
電界効果トランジスタとを備え、上記複数の出力
ラインの他端から選択されたデコード線に対する
出力信号を取り出すことを特徴とする。
と、列方向に並んだ複数の出力ラインと、前記出
力ラインの隣り合う２本ずつを一単位といて各単
位内の２本の出力ラインの間に列方向に配列され
た１本のソース信号線と、上記複数の出力ライン
の一端側に行方向に配置された第１および第２の
電源線と、上記複数の出力ラインの上記一端側に
行方向に配置されソース・ドレイン電流路が対応
する出力ラインの一端と第１の電源線との間に接
続された複数の一導電型の第１電界効果トランジ
スタと、これらトランジスタのゲートに共通接続
されたプリチヤージ信号線と、上記複数の出力ラ
インの上記一端側に上記行方向に配置され、ソー
ス・ドレイン電流路が対応するソース信号線の一
端と第２の電源線との間に接続された複数の他導
電型の第２電界効果トランジスタと、上記プリチ
ヤージ信号線から分岐して上記複数の第２電界効
果トランジスタのゲートに共通接続された信号線
と、記憶情報に従つて選択的に設けられた複数の
メモリセル電界効果トランジスタであつて、それ
ぞれがデコーダ線の１つに接続されたゲートおよ
び出力ラインの１つとこの出力ラインの属する単
位に対応したソース信号線との間に接続されたソ
ース・ドレイン電流路を有する複数のメモリセル
電界効果トランジスタとを備え、上記複数の出力
ラインの他端から選択されたデコード線に対する
出力信号を取り出すことを特徴とする。
（実施例）
次に、本発明を図面を参照してより詳細に説明
する。
する。
本発明の一実施例を第５図にそのタイミングチ
ヤートを第６図に示す。ROMの内容は従来例と
同じように、Ｎチヤンネル横積み型であり、Ｎチ
ヤンネル型MOSトランジスタ３がソース信号線
と出力線との間の所定の部分に形成されている。
第５図での大きな特徴はＮチヤンネル型MOSト
ランジスタ３からなるROMセルのソースがその
ままグランドに接続されず、ゲートをプリチヤー
ジ信号線PGにソースをグランドに接続されたＮ
チヤンネル型MOSトランジスタ６を介してグラ
ンドに接続されていることである。このトランジ
スタを加えることによりプリチヤージのT1の期
間にもVDDとグランド間に電流が流れることが無
くなりかつデコード信号Ｄ０〜Ｄ３はT1の間も
禁止されることが無く、またデータが伝わるのが
遅れることも無くなる。また、ここで追加して加
えられるＮチヤンネル型MOSトランジスタ６は
浮遊容量により保持されている電荷を放電するだ
けであるので大きなトランジスタは必要とされ
ず、このトランジスタの追加による半導体チツプ
面積の増大はさほど大きくない。一方この構成に
することにより無駄な消費電流は無くなると同時
にスピード低下をきたすこともない。このように
本発明の構成によるROMは低消費電流でかつス
ピードも速くする効果がある。しかも、第５図に
明示のとおり、ＰチヤンネルおよびＮチヤンネル
MOSトランジスタ４および６は出力信号ライン
００−０３の一端側に共に配置されているから、
トランジスタ４のゲートを共通接続する信号線と
同信号線から分岐してトランジスタ６のゲートを
共通接続する信号線との配線容量はほぼ等しく、
プリチヤージ信号PGのレベル変化にともないト
ランジスタ４および６の導通、遮断状態の変化は
ほぼ同時に生じ、高速動作を妨げることがない。
さらに、MOSトランジスタ４，６の上記配置に
もとづき出力信号００−０３は図示のように出力
ラインの他端から取り出されており、同他端に出
力信号００−０３を利用する回路を直接設けるこ
とができて各出力ラインの配線容量をその分小さ
くすることができ、より高速化することも可能と
なる。
ヤートを第６図に示す。ROMの内容は従来例と
同じように、Ｎチヤンネル横積み型であり、Ｎチ
ヤンネル型MOSトランジスタ３がソース信号線
と出力線との間の所定の部分に形成されている。
第５図での大きな特徴はＮチヤンネル型MOSト
ランジスタ３からなるROMセルのソースがその
ままグランドに接続されず、ゲートをプリチヤー
ジ信号線PGにソースをグランドに接続されたＮ
チヤンネル型MOSトランジスタ６を介してグラ
ンドに接続されていることである。このトランジ
スタを加えることによりプリチヤージのT1の期
間にもVDDとグランド間に電流が流れることが無
くなりかつデコード信号Ｄ０〜Ｄ３はT1の間も
禁止されることが無く、またデータが伝わるのが
遅れることも無くなる。また、ここで追加して加
えられるＮチヤンネル型MOSトランジスタ６は
浮遊容量により保持されている電荷を放電するだ
けであるので大きなトランジスタは必要とされ
ず、このトランジスタの追加による半導体チツプ
面積の増大はさほど大きくない。一方この構成に
することにより無駄な消費電流は無くなると同時
にスピード低下をきたすこともない。このように
本発明の構成によるROMは低消費電流でかつス
ピードも速くする効果がある。しかも、第５図に
明示のとおり、ＰチヤンネルおよびＮチヤンネル
MOSトランジスタ４および６は出力信号ライン
００−０３の一端側に共に配置されているから、
トランジスタ４のゲートを共通接続する信号線と
同信号線から分岐してトランジスタ６のゲートを
共通接続する信号線との配線容量はほぼ等しく、
プリチヤージ信号PGのレベル変化にともないト
ランジスタ４および６の導通、遮断状態の変化は
ほぼ同時に生じ、高速動作を妨げることがない。
さらに、MOSトランジスタ４，６の上記配置に
もとづき出力信号００−０３は図示のように出力
ラインの他端から取り出されており、同他端に出
力信号００−０３を利用する回路を直接設けるこ
とができて各出力ラインの配線容量をその分小さ
くすることができ、より高速化することも可能と
なる。
第１図は従来のROM構成の一例を示す図で、
第２図はそのタイミングチヤートである。第３図
は従来の他のROM構成の一例を示す図で、第４
図はそのタイミングチヤートである。第５図は本
発明のROMの一実施例を示す図で、第６図はそ
のタイミングチヤートである。 １……ROM本体、２……デコーダ回路、３…
…ROMセルであるＮチヤンネル型MOSトランジ
スタ、４……Ｐチヤンネル型MOSトランジスタ、
５……AND回路、６……Ｎチヤンネル型MOSト
ランジスタ、Ａ０，Ａ１……入力信号、Ｄ０，Ｄ
１，Ｄ２，Ｄ３……デコードされた出力信号、Ｏ
０，Ｏ１，Ｏ２，Ｏ３……出力信号、PG……プ
リチヤージ信号線。
第２図はそのタイミングチヤートである。第３図
は従来の他のROM構成の一例を示す図で、第４
図はそのタイミングチヤートである。第５図は本
発明のROMの一実施例を示す図で、第６図はそ
のタイミングチヤートである。 １……ROM本体、２……デコーダ回路、３…
…ROMセルであるＮチヤンネル型MOSトランジ
スタ、４……Ｐチヤンネル型MOSトランジスタ、
５……AND回路、６……Ｎチヤンネル型MOSト
ランジスタ、Ａ０，Ａ１……入力信号、Ｄ０，Ｄ
１，Ｄ２，Ｄ３……デコードされた出力信号、Ｏ
０，Ｏ１，Ｏ２，Ｏ３……出力信号、PG……プ
リチヤージ信号線。
Claims (1)
- １ 行方向に並んだ複数のデコーダ線と、列方向
に並んだ複数の出力ラインと、前記出力ラインの
隣り合う２本ずつを一単位として各単位内の２本
の出力ラインの間に前記列方向に配列された１本
のソース信号線と、前記複数の出力ラインの一端
側に前記行方向に配置された第１および第２の電
源線と、前記複数の出力ラインの前記一端側に前
記行方向に配置されソース・ドレイン電流路が対
応する出力ラインの前記一端と前記第１の電源線
との間に接続された複数の一導電型の第１電界効
果トランジスタと、これらトランジスタのゲート
に共通接続されたプリチヤージ信号線と、前記複
数の出力ラインの前記一端側に前記行方向に配置
されソース・ドレイン電流路が対応するソース信
号線の一端と前記第２の電源線との間に接続され
た複数の他導電型の第２電界効果トランジスタ
と、前記プリチヤージ信号線から分岐して前記複
数の第２電界効果トランジスタのゲートに共通接
続された信号線と、記憶情報に従つて選択的に設
けられた複数のメモリセル電界効果トランジスタ
であつて、それぞれが前記デコーダ線の１つに接
続されたゲートおよび出力ラインの１つとこの出
力ラインの属する前記単位に対応した前記ソース
信号線との間に接続されたソース・ドレイン電流
路を有する複数のメモリセル電界効果トランジス
タとを備え、前記複数の出力ラインの他端から選
択されたデコード線に対する出力信号を取り出す
ことを特徴とする読み出し専用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59042321A JPS60187997A (ja) | 1984-03-06 | 1984-03-06 | 読み出し専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59042321A JPS60187997A (ja) | 1984-03-06 | 1984-03-06 | 読み出し専用メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60187997A JPS60187997A (ja) | 1985-09-25 |
| JPH0412559B2 true JPH0412559B2 (ja) | 1992-03-04 |
Family
ID=12632748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59042321A Granted JPS60187997A (ja) | 1984-03-06 | 1984-03-06 | 読み出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60187997A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930000815B1 (ko) * | 1990-02-20 | 1993-02-05 | 삼성전자 주식회사 | Rom 회로 |
| EP0461904A3 (en) * | 1990-06-14 | 1992-09-09 | Creative Integrated Systems, Inc. | An improved semiconductor read-only vlsi memory |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6032915B2 (ja) * | 1978-06-02 | 1985-07-31 | セイコーエプソン株式会社 | 読み出し専用メモリ− |
-
1984
- 1984-03-06 JP JP59042321A patent/JPS60187997A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60187997A (ja) | 1985-09-25 |
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