JPH04127452A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明１表　半導体大規模集積回路の分野における多層
配線構造を有する半導体装置およびその製造方法に関す
るものであも 従来の技術 従来　半導体大規模集積回路において多層配線を形成す
る際に１よ　まず第０層配線（ｎは自然数）を形成した
後、第ｎ層配線上に層間絶縁膜を半導体装置全面にわた
って形成し　更に第０層配線と第ｎ＋１層配線とを連結
しようとする箇所にマスクを用いて層間絶縁膜を選択的
に除去することによってスルーホールと呼ばれる空孔を
形成した後、第ｎ＋１層配線をスルーホールに埋め込ん
で連結部を形成する方法がよく用いられていａ　以下、
第１０図を用いてスルーホールを形成することにより第
１層配線と第２層配線とを連結させた多層配線構造につ
いて説明する。

第１０図で１よ　まず半導体基板２上に形成された下地
ｌの上に第１層金属配線２１を形成し　第１層金属配線
２１上に層間絶縁膜３０を半導体装置全面にわたって形
成し　更にマスクを用いて層間絶縁膜３０を選択的に除
去することによってスルーホール６０を形成した上唇へ
　　第２層金属配線２２を埋め込んで連結部４０を形成
していａ発明が解決しようとする課題 しかしなが収　半導体素子の微細化が進みスルーホール
６０の開口寸法が小さくなるにつれてアスペクト比（ス
ルーホールの開口寸法に対するスルーホールの深さの比
）が増大し　第２層金属配線２２のスルーホール６０へ
の埋め込みが困難になり、スルーホール６０底部の連結
部４ｏ付近において第２層金属配線２２の薄膜化が著し
くなる。

−’Ｘ　　スルーホール６０のアスペクト比を小さくす
るために層間絶縁膜３０を薄くすると、層間絶縁膜厚３
０の絶縁性が悪くなったり、半導体集積回路の微細化・
高集積化に伴い特に問題となる配線容量の増大を招くこ
とになる。金属配線の薄膜化は歩留低下の要因となるば
かり力＼　ストレスマイグレーション（高温中における
応力ストレスに起因する配線の粒界移動）や、エレクト
ロマイグレーション（高温・高電流密度下における高密
度電子流の運動量が配線金属原子を移動させる現象）に
よる断線といった多層配線の信頼性上重要な問題を招く
。

本発明はかかる点に鑑みてなされたもので、微細な多層
配線構造において、層間絶縁膜の絶縁性の悪化や配線容
量の増大を招くことなく高歩留および高信頼性を実現す
る半導体装置およびその製造方法を提供することを目的
としていム°更に本発明の他の目的（友　上記の目的を
製造工程の増加を招くことなく実現することにある。

課題を解決するための手段 本発明は　上述の課題を解決するたべ　第０層配線と第
ｎ＋ｍ層配線（ｎ、ｍは自然数）との連結部に位置する
前記第０層配線のＴｃζ　凸形段差部を有する構造を備
えた半導体装置およびその製造方法を提供するものであ
る。

又　本発明は前記凸形段差部として絶縁膜に被覆された
ＭＯＳＦＥＴのゲート電極と同一構成のものを用いる。

作用 本発明は上述の構成により、第０層配線と第ｎ＋ｍ層配
線との連結部に位置する第０層配線の下に凸形段差部を
形成することによって、前記第０層配線を形成した際へ
　連結部における第０層配線の高さを連結部ではない部
位における第０層配線の高さよりも凸形段差部の厚さだ
け高くし　マスクを用いずに第０層配線のうち連結部の
みを露出させるように第０層配線上に層間絶縁膜を形成
することを可能にすム　又　マスクを用いてスルーホー
ルを形成する場合においても凸形段差部を形成すること
によってスルーホールのアスペクト比を軽減することを
可能にすム　従って、第ｎ＋ｍ層配線を形成する際Ｃミ
　微細なスルーホールを形成した場合に生じる配線材料
の埋め込みの困難による第ｎ＋ｍ層配線の薄膜化を招く
ことなく、連結部において第０層配線と第ｎ＋ｍ層配線
との接触面積を十分に確保することができる。又　この
きき第０層配線と第ｎ＋ｍ層配線との層間絶縁膜を薄く
する必要はないので、配線容量の増大を招くこともなく
十分な絶縁性を確保することができも ここで、凸形段差部による第０層配線の薄膜化が懸念さ
れる力（スルーホールのような凹形段差部における配線
材料の堆積と凸形段差部における配線材料の堆積をスパ
ッタリングを用いた場合について比較すると、凹形段差
部の場合の段差部における入射配線材料粒子の入射立体
角はπよりも小さくなり、段差が深くなるにつれて入射
立体角は極端に小さくなるのに対して、凸形段差部の場
合の入射配線材料粒子の入射立体角はπ以上となるので
、凸形段差部における配線材料の堆積膜厚の減少は少な
（℃　又　凸形段差部の傾斜は凹形段差部の傾斜に比べ
て容易に緩和することができるので、配線の薄膜化は回
避し易（℃ 更に本発明（友　凸形段差部として、絶縁膜に被覆され
たＭＯＳＦＥＴのゲート電極と同一構成のものをＭＯＳ
ＦＥＴと同時に形成することによって、ＭＯＳＦＥＴを
有する半導体装置において製造工程の増加を招かな（を 実施例 本発明の実施例を実施例１〜５に分けて第１図〜第９図
に基づいて説明すも （実施例１） 本発明の実施例１を第１図（ａ）、　（ｂ）および第２
図（ａ）〜（ｆ）を参照しなから説明すも第１図（ａ）
は第１層金属配線２１と第２層金属配線２２が直交して
いる場合、第１図（ｂ）は第１層金属配線２１と第２層
金属配線２２が平行な場合の多層配線構造を示す。第１
図（ａ）、　（ｂ）いずれの場合Ｌ　半導体基板２上に
形成された下地ｌ上４Ｑ　　第１層金属配線２１と層間
絶縁膜３０と第２層金属配線２２および、第１層金属配
線２１と第２層金属配線２２との連結部４０の下に形成
された凸形段差部１０とが形成された２層配線構造を示
す。

次に　本実施例の製造工程を第２図（ａ）〜（ｆ）に示
す。まず、半導体基板としてシリコン基板２上の下地１
の上べ　例えばシリコン酸化膜を半導体装置全面に堆積
し　レジスト５１を用いて前記シリコン酸化膜を選択的
に除去して凸形段差部１０を形成する（第２図（ａ））
。次＆へ　レジスト５１を除去した後、例えばアルゴン
（Ａｒ）ガスでエツチングすると凸形段差部１０の角の
部分が速くエツチングされるので、第２図（ｂ）のよう
に凸形段差部１０の角が取れる。次へ　例えばアルミニ
ウム（ＡＩ）からなる第１層金属配線２１を形成すると
第２図（Ｃ）のようになる。続いて、例えばシリコン酸
化膜からなる層間絶縁膜３０を凸形段差部１ｏの膜厚よ
りも厚く堆積し　更に平坦化用レジスト５２を表面が平
坦になるように塗布する（第２図（ｄ））。次に　層間
絶縁膜３０と平坦化用レジスト５２を同速度でドライエ
ツチングして第１層金属配線２１上の連結部４０か露出
するまで除去すると第２図（ｅ）のようになも　最後に
　例えばアルミニウム（Ａ１）からなる第２層金属配線
２２を形成すると、第２図（ｆ）のような多層配線構造
が形成される。

第１図（ａ）、　（ｂ）および第２図（ｆ）のように　
連結部４０の下に凸形段差部ｌＯを形成することによっ
て、連結部４０の位置においてのみ第１層金属配線２１
の位置が高くなるので、第２層金属配線２２の薄膜化を
招くことなく第１層金属配線２１と第２層金属配線２２
の接触面積を十分に確保した土　連結部４０を除く領域
では層間絶縁膜３０によって第１層金属配線２１と第２
層金属配線２２との十分な絶縁性を確保した良好な多層
配線構造を形成することができる。

上述の説明の通り、微細な多層配線構造の形成において
も高歩留およびストレスマイグレーション・エレクトロ
マイグレーションに対する高信頼性を実現することがで
きる。

而　凸形段差部１０を例えばアルミニウム（Ａｌ）のよ
うな導電性膜にすると連結部４０における金属配線層の
薄膜化は完全に解消され　信頼性をより一層向上させる
ことができる。更Ｃミ　　第１図（ａ）のように凸形段
差部１０の幅を第１層金属配線２１の幅よりも大きくす
れば　凸形段差部１０、第１層金属配線２１、第２層金
属配線２２の各々をパターニングする際のパターンずれ
による連結部４０における不良発生を回避することがで
きる。

（実施例２） 本発明の実施例２を第３図および第４図（ａ）〜（ｆ）
を参照しながら説明する。

第３図でｌ、ｔ、　　ｐ型半導体基板２上に形成された
素子分離領域３を下地にして、被覆酸化膜１２および側
壁酸化膜１４に覆われたゲート電極１１ａによって構成
される凸形段差部１０が連結部４０の下において通常の
ＭＯ３ＦＥＴ製造工程で形成される正規のＭＯＳ　Ｆ　
ＥＴのゲート電極１１ｂの形成と同時に形成されている
。

次に　本実施例の製造工程を第４図（ａ）〜げ）に示も
　まず、ｐ型半導体基板２上にＬＯＣＯ３法（局所酸化
法）を用いて素子分離領域３　（例えば膜厚６００ｎｍ
）を形成した後、ゲート酸化膜４　（例えば膜厚１６ｒ
＋ｍ）を形成し　更に例えばｎ°型型詰結晶シリコン膜
例えば膜厚２５０ｎｍ）からなるゲート電極材料および
シリコン酸化膜（例えば膜厚２００ｎｍ）を堆積した後
、レジスト５１を用いて前記ゲート電極材料および前記
シリコン酸化膜を選択的に除去すると、第４図（ａ）の
ようにゲート電極１１ａ、１１ｂおよび被覆酸化膜１２
が形成されも　このとき、素子分離領域３上のゲート電
極１１ａとゲー酸化膜４上のゲート電極１１ｂとを同時
に形成して、ゲート電極１１ａは後の工程の多層配線構
造形成のための凸形段差部１０として用し＼　ゲート電
極１１ｂは正規のＭＯＳＦＥＴのゲート電極として用い
も　次に　レジスト５１を除去して、例えばリンイオン
（Ｐｏ）をイオン注入してｎ−型半導体層５を形成した
後、第４図（ｂ）のようにシリコン酸化膜１３を所定の
膜厚（例えば膜厚２５０ｎｍ）だけ堆積し　更に異方性
エツチングによりシリコン酸化膜１３を除去すると幅２
５０ｎｍ程度の側壁酸化膜１４が形成されるので、被覆
酸化膜１２および側壁酸化膜１４からなる絶縁膜に被覆
されたゲート電極１１ａは凸形段差部１０　（本実施例
では合計膜厚４５０ｎｍ）を構成するとともに　側壁酸
化膜１４によって凸形段差部ｌＯの側壁の傾斜は緩和さ
れる（第４図（Ｃ））。続いて、例えばヒ素イオン（Ａ
ｓ’）をイオン注入してＭＯＳＦＥＴのソースおよびド
レインとなるｎ゛型型半体体層６形成した後、例えばア
ルミニウム・シリコン・銅の合金（以下Ａｌ−３ｉ−Ｃ
ｕ合金と記す）を全面にわたって堆積レマスクを用いて
第１層金属配線２１　（例えば膜厚８００ｎｍ）を形成
すると第４図（ｄ）のようになる。次へ　例えばシリコ
ン酸化膜からなる層間絶縁膜３０を半導体装置全面にわ
たって第１層金属配線２１表面の連結部４０よりも高く
なるように厚く　（例えば膜厚２０００ｎｆｆｌ）堆積
し　更に平坦化用レジスト５２を表面が平坦になるよう
に（例えば膜厚１５００ｎｍ）塗布する（第４図（ｅ）
）。次に　層間絶縁膜３０と平坦化用レジスト５２を同
速度でドライエツチングして、凸形段差部ＩＯ上に位置
する第１層金属配線２１表面の連結部４０が露出するま
で除去すると第４図（ｆ）のようになる。最後に例えば
Ａｌ−３ｉ−Ｃｕ合金からなる第２層金属配線２２　（
例えば膜厚１０１０００ｎを形成すると第３図のように
なり、連結部４０付近における第２層金属配線２２の薄
膜化を招くことなく１ｇ１層金属配線２１と第２層金属
配線２２の接触面積が十分に確保した土　連結部４０を
除く領域では層間絶縁膜３０によって第１層金属配線２
１と第２層金属配線２２との十分な絶縁性を確保した良
好な多層配線構造を形成することができる。

上述の説明の通り、微細な多層配線構造の形成において
も高歩留およびストレスマイグレーション・エレクトロ
マイグレーションに対する高信頼性を実現することがで
きる。更に　凸形段差部１０がＭＯＳ　Ｆ　ＥＴと同時
に形成されるので、凸形段差部ｌＯの形成のために製造
工程の増加を招かないばかり力＼　スルーホール形成工
程がなくなるため従来方法に対して使用マスク枚数を減
らずことができる。

鑞　以上の説明から明らかなように　本実施例では多層
配線構造とＭＯＳＦＥＴが同時に形成されるたけでなく
、ＭＯＳＦＥＴのソースおよびトレインであるｎ°型型
溝導体層６第１層金属配線２１とがマスクを用いずに自
己整合的に接合される。

又　本実施例ではＭＯＳＦＥＴのケート酸化膜４として
シリコン酸化膜を用いた力＼　シリコン酸化膜以外の絶
縁Ａ　例えばシリコン酸化膜とシリコン窒化膜との積層
膜にしたＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ”構造に対しても本発
明にかかる凸形段差部を用いた多層配線構造が適用でき
ることは言うまでもなｌ、％（実施例３） 本発明の実施例３を第５図（ａ）〜（ｆ＞を参照しなが
ら説明する。

本実施例におけるＭＯＳＦＥＴ並びに凸形段差部ＩＯを
形成するまでの製造工程は第４図（ａ）〜（Ｃ）の製造
工程と同一であるので省略する。第４図（Ｃ）の後、例
えばヒ素イオン（Ａｓ”）をイオン注入してＭＯＳ　Ｆ
　ＥＴのソースおよびドレインとなるｎ°型型溝導体層
６形成した後、　ＢＰＳＧ膜７（Ｂ。

ｒｏＰｈｏｓｐｈｏｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）を
半導体装置全面に所定の膜厚（例えば膜厚３５０ｎｍ）
だけ堆積Ｌ　適当な熱処理（例えば９００℃、３０分）
を施してＢ　Ｐ　Ｓ　ＧＬＪｆ７をリフローさせること
により表面の段差形状を若干緩和させる。これは正規の
ゲート電極１１ｂ上を平坦化するととも番ミ　　凸形段
差部１０の形状を最適化するような処理である（第５図
（ａ））。続いて、マスクを用いてＢＰＳＧ膜７を選択
的にエツチングすることによってソース・ドレインおよ
びゲート電極１１ｂ上にコンタクト孔８　（ゲート電極
１１ｂに対するコンタクト孔は図示せず）を形成した後
、例えばＡｌ−３ｉ−Ｃｕ合金を全面にわたって堆積し
　マスクを用いて第１層金属配線２１　（例えば膜厚８
００ｎｍ）を形成すると第５図（ｂ）のようになる。そ
こで、例えばシリコン酸化膜からなる層間絶縁膜３０を
半導体装置全面にわたって第１層金属配線２１表面の連
結部４０よりも高くなるように厚く　（例えば膜厚２０
００ｎｍ）堆積し　更に平坦化用レジスト５２を表面が
平坦になるように（例えば膜厚１５００ｎｍ）塗布する
（第５図（Ｃ））。次Ｅ層間絶縁膜３０と平坦化用レジ
スト５２を同速度でドライエツチングして層間絶縁膜３
０を所定の膜厚（例えば　平坦面上に形成された第１層
配線２１上において膜厚６００ｎｍ）に平坦化する。こ
のとき半導体装置全面　即ち凸形段差部ｌＯ上に位置す
る第１層金属配線２１表面の連結部４０」二においても
層間絶縁膜３０を残置させる（第５図（ｄ））。

次に　レジスト５３を用いて層間絶縁膜３０を選択的に
除去することによって、スルーホール６゜を形成し第１
層金属配線２１上の連結部４０を露出させる（第５図（
ｅ））。最後に　レジスト５３を除去した後、例えばＡ
ｌ−３ｉ−Ｃｕ合金からなる第２層金属配線２２　（例
えば膜厚１０１０００ｎを形成すると第５図（ｆ）のよ
うになａ　第５図（ｆ）において、第１層金属配線２１
上の連結部４０の位置を高くするための凸形段差部ｌＯ
と、マスクを用いて層間絶縁膜３０を選択的に除去して
形成するスルーポール６０とを併用しているた嵌　凸形
段差部１゜の高さを軽減することができるとともにスル
ーポール６０のアスペクト比を小さくすることができる
ので、第１層金属配線２１および第２層金属配線２２の
薄膜化を招くことはなく、第１層金属配線２１と第２層
金属配線２２の絶縁性も十分に確保することができる。

ここで、本実施例の製造方法による半導体装置における
第１層金属配線２１と第２層金属配線２２との連結部４
０に関する評価結果を第６図（ａ）。

（ｂ）を参照しながら説明する。

評価（戴　本実施例に記載の通りに製造した０、８μｍ
径スルーホールのチェーン（４００個）を対象にして、
スルーホール６０の下に被覆酸化膜１２および側壁酸化
膜１４によって絶縁されたＭＯＳＦＥＴのゲート電極１
１ａから構成された凸形段差部１０の有無についての電
気的特性の比較を行っ九第６図（ａ）はスルーホールの
チェーンの初期抵抗値を示すグラフである力丈　凸形段
差部を形成することによりチェーン抵抗値は１２．７％
減少したが抵抗値の標準偏差は同程度であっ九　又　６
インチ径ウェハにおけるこのチェーンの歩留（Ｌ　凸形
段差部が有る場合９７．８％（４４／４５）、凸形段差
部が無い場合８４．４％（３８／４５）てあっμ　この
ように　スルーホール６０の下に凸形段差部ｌＯを設け
ることによってスルーホール内の第２層Ａｌ−３ｉ−Ｃ
ｕ配線の埋め込みが大幅に改善され　抵抗値および歩留
において優れた初期特性を示すことが確認され九次↓二
　第６図（ｂ）にスルーホールのチェーンのエレクトロ
マイグレーション試験結果を示机　ストレス条件（よ　
雰囲気温度２００℃、印加電流１２ｍＡであム　対数正
規スケールにおける平均故障時間（ＭＴＦ：ｔｓ・）お
よび故障時間の標準偏差（σ）（表凸形段差部が有る場
合ｔｓ＊＝１２９時間、σ＝０．４４、凸形段差部が無
い場合１６・−１５，９時間、σ−２，３３であった　
このように　凸形段差部ＩＯを設けることによって、平
均故障時間で約８倍も伸びるとともに故障時間のばらつ
きも大幅に改善されるという高信頼性を実現することが
でき九 又　本実施例の製造方法によれば　正規のＭＯＳＦＥＴ
のゲート電極１１ｂ上において第１層および第２層配線
の断線・ショートによる不良が発生しないことが配線幅
１．０μｍまで確認され九上述の説明から明らかなよう
ニ微細な多層配線構造の形成においても高歩留およびス
トレスマイグレーション・エレクトロマイグレーション
に対する高信頼性を実現することができも　更に凸形段
差部１０をＭＯＳＦＥＴと同時に形成するので、凸形段
差部１０の形成のために製造工程の増加を招かな（℃ （実施例４） 本発明の実施例４を第７図（ａ）〜（ｄ）を参照しなが
ら説明する。

第１層金属配線２１を形成するまでの製造工程は第４図
（ａ）〜（ｄ）の製造工程と同一であるので省略すも　
第４図（ｄ）の後、例えばシリコン窒化膜３１を所定の
膜厚（例えば膜厚２００ｒ＋ｍ）だけ堆積し次に例えば
シリコン酸化膜３２を半導体装置全面にわたって第１層
金属配線２１表面の連結部４０よりも高くなるように厚
く　（例えば膜厚２０００ｎｍ）堆積して、シリコン窒
化膜３１およびシリコン酸化膜３２からなる層間絶縁膜
３０を形成Ｌ　更に平坦化用レジスト５２を表面が平坦
になるように（例えば膜厚１５００ｎｍ）塗布する（第
７図（ａ））。次に　シリコン酸化膜３２と平坦化用レ
ジスト５２を同速度でドライエツチングしてシリコン酸
化膜３２表面を平坦化し　更にシリコン窒化膜３１に対
するシリコン酸化膜３２の選択比を大きくしてシリコン
酸化膜３２を所定の膜厚だけエツチングし　凸形段差部
１０上に位置する第１層金属配線２１表面の連結部４０
上においてシリコン窒化膜３１が露出するようにすると
第７図（ｂ）のようになム　このとき、シリコン窒化膜
３１に対するシリコン酸化膜３２のエツチングの選択比
を十分に大きくしているので、シリコン窒化膜３１が除
去されて第１層金属配線２１表面が露出してしまうこと
もなく、後の工程で形成されるスルーホール６０の深さ
を精度よく制御することができる。次ｌ、、。

レジスト５３をマスクに用いてシリコン窒化膜３１を選
択的に除去することによって、スルーホール６０が浅く
　（本実施例の場合膜厚は２００ｎｍ）形成され　第１
層金属配線２１上の連結部４０を露出する（第７図（Ｃ
））、　　！　　このときレジスト５３を用いずにシリ
コン酸化膜３２をマスクにしてシリコン窒化膜３１のみ
除去して連結部４ｏを露出させることも可能である。最
後（ミ　レジスト５３を除去した後、例えばＡｌ−３ｉ
−Ｃｕ合金からなる第２層金属配線２２　（例えば膜厚
１０００ｎｆｆ＋）を形成すると第７図（ｄ）のように
なる。第７図（ｄ）において、第１層金属配線２１上の
連結部４０の位置を高くするための凸形段差部１０と、
マスクを用いて層間絶縁膜３０の下層絶縁膜３１を選択
的に除去することによって形成されるスルーホール６０
とを併用することによって、凸形段差部ｌＯの高さを軽
減するとともにスルーホール６０のアスペクト比を小さ
くしているので、第１層金属配線２１および第２層金属
配線２２の薄膜化を招くことはなく、第１層金属配線２
１と第２層金属配線２２の絶縁性も十分に確保すること
ができも 上述の説明から明らかなように　微細な多層配線構造の
形成においても高歩留およびストレスマイグレーション
・エレクトロマイグレーションに対する高信頼性を実現
することができも　更ｌミ凸形段差部１０をＭＯＳＦＥ
Ｔと同時に形成するので、凸形段差部１０の形成のため
に製造工程の増加を招かな１　又　層間絶縁膜３０をシ
リコン窒化膜３１とシリコン酸化膜３２とからなる積層
構造にし　マスクを用いてシリコン窒化膜３１を選択的
に除去することにより、連結部４０の開口寸法の制御精
度を向上させることができる。またスルーホール６０の
アスペクト比はシリコン窒化膜３１の膜厚により制御可
能となり、シリコン窒化膜３１の膜厚を小さくすれば　
アスペクト比は小さくできる。

（実施例５） 本発明の実施例５を第８図および第９図（ａ）〜（ｅ）
を参照しながら説明すも 第８図は第１層金属配線２　Ｌ　　第２層金属配線２２
並びに第３層金属配線２３からなる３層配線構造を示す
。第８図で＋１Ｍ０３ＦＥＴのゲート電極と同一構成の
凸形段差部１０が第１層金属配線２１と第３層金属配線
２３との連結部４ｏの下において形成されており、スル
ーホール６０．６１ａ、６１ｂによって３層の金属配線
２１，２２．２３が相互に連結されている。

次艮　本実施例の製造工程を第９図（ａ）〜（ｅ）に示
す。シリコン窒化膜３１とシリコン酸化膜３２からなる
第１層間絶縁膜３３を形成するまでの製造工程は第７図
（ｂ）までの製造工程と同一であるので省略する。第７
図（ｂ）の後、　レジスト５３をマスクに用いてシリコ
ン酸化膜３２およびシリコン窒化膜３１を選択的に除去
して第９図（ａ）のようにスルーホール６０を形成した
後、レジスト５３を除去して例えばＡｌ−３ｉ−Ｃｕ合
金からなる第２層金属配線２２（例えば膜厚６００ｎｆ
ｆ＋）を形成すると第９図（ｂ）のようになａ　改番へ
　　例えばシリコン酸化膜からなる第２層間絶縁膜３４
を半導体装置全面にわたって厚く　（例えば膜厚２００
０ｎｍ）堆積し　更に平坦化用レジスト５４を表面が平
坦になるように（例えば膜厚１５００ｎｍ）塗布する（
第９図（Ｃ））。つづいて、第２層間絶縁膜３４と平坦
化用レジスト５４を同速度でドライエツチングして第２
層間絶縁［３４表面を第９図（ｄ）のように平坦化すａ
　次（ミレジスト５５をマスクに用いて第２層間絶縁膜
３４およびシリコン窒化膜３１を選択的にエツチングす
ることによって、第１層金属配線２１上のスルーホール
６１ａと第２層金属配線２２上のスルーホール６１ｂを
同時に形成する（第９図（ｅ））。

最後に　レジスト５５を除去した後、例えばＡｌ−３ｉ
−Ｃｕ合金からなる第３層金属配線２３　（例えば膜厚
１０１０００ｎを形成すると第８図のようになる。第８
図に示すよう＆へ　凸形段差部】０を設けて連結部４０
において第１層金属配線２１を第２層金属配線２２と同
程度の高さにすることによって、第１層金属配線２１並
びに第２層金属配線２２を第３層金属配線２３と同時に
相互に連結させることが可能になム゛このとき、スルー
ホール６１ａとスルーホール６１ｂは同程度に浅くでき
るので微細加工に対する許容度は大きく、　３層配線相
互の連結に関する自由度が著しく増大する。

上述の説明から明らかなように　微細な多層配線構造の
形成においても高歩留およびストレスマイグレーション
・エレクトロマイグレーションに対する高信頼性を実現
することができも　更に３層配線のレイアウトについて
自由度が大きくなルノテ、例えばマイクロプロセ・ンサ
のような複雑で多様な回路の大規模化・高集積化に対し
て非常に大きな効力を有する。

以上　実施例１〜４は第１層配線と第２層配線との多層
配線構造であり、実施例５は第１層配線と第３層配線と
について示している力（一般に第１層配線と第ｎ＋ｍ層
配線（ｎ、ｍは自然数）についても同様の効果が得られ
も　又　実施例２，３４．５において金属配線としてＡ
ｌ−３ｉ−Ｃｕ合金を用いた力（他のアルミニウム（Ａ
ｌ）系合金、あるいはチタン（Ｔｉ）　！　　モリブデ
ン（Ｍｏ）　＆　　タングステン（Ｗ）系のような高融
点金属やそれらの合伍およびこれらの金属の積層構造か
らなる金属配線を用いることができることは言うまでも
な（−更に実施例２，３，４．５において素子分離領域
をＬＯＣＯ８法によって形成した力（溝埋め込み法（Ｂ
ＯＸ法）によって素子分離領域を形成してもよく、半導
体基板としてシリコン基板を用いた力＜、　　Ｇｅ基板
、化合物半導体基板その他の半導体基板を使用できる。

発明の効果 以上の説明から明らかなように　本発明によれば　第１
層配線と第ｎ＋ｍ層配線との連結部に位置する第１層配
線の下に凸形段差部を設けることにより、層間絶縁膜を
薄くすることなく連結部における配線の薄膜化を抑制Ｌ
　微細な多層配線構造において高歩留および高信頼性を
実現することができも 更に本発明の半導体装置は　上記凸形段差部としてＭＯ
Ｓ　Ｆ　ＥＴのゲート電極と同時に形成された同一構成
のものを用いることによって、ＭＯＳＦＥＴを有する半
導体装置において製造工程の増加を招くことなく多層配
線の高歩留および高信頼性を実現することができる。

【図面の簡単な説明】

第１図（ａ）、　（ｂ）は本発明の実施例１における半
導体装置の断面構造は　第２図（ａ）〜（ｆ）は本発明
の実施例１における半導体装置の製造方法の工程断面皿
　第３図は本発明の実施例２における半導体装置の断面
構造図　第４図（ａ）〜（ｆ）は本発明の実施例２にお
ける半導体装置の製造方法の工程断面は　第５図（ａ）
〜（ｆ）は本発明の実施例３における半導体装置の製造
方法の工程断面医　第６図（ａ）は本発明の実施例３に
おける０、８μｍμｍシスルーホールェーンの初期抵抗
値を示す特性図　第６図（ｂ）は本発明の実施例３にお
ける０、８μｍ径スルーホルのチェーンのエレクトロマ
イグレーション耐性を示す特性図　第７図（ａ）〜（ｄ
）は本発明の実施例４における半導体装置の製造方法の
工程断面は第８図は本発明の実施例５における半導体装
置の断面構造皿　第９図（ａ）〜（ｅ）は本発明の実施
例５における半導体装置の製造方法の工程断面久　第１
０図は従来技術により形成された多層配線構造の断面構
造図であム ■・・・下地　２・・・ｐ型半導体基板、３・・・素子
分離領に４・・・ゲート酸化［５・・・ｎ−型半導体豚
　６・・・ｎ゛型半導体胤　７・・・ＢＰＳ（Ｊに、　
　８・・・コンタクト孔　１０・・・凸形段差ｆｉｌｌ
ａ、Ｉｌｂ・・・ゲート電１ｉ　　１２・・・被覆酸化
！］３・・・シリコン酸化風１４・・・側壁酸化膜　２
１・・・第１層金属配線　２２・・・第２層金属配線　
２３・・・第１層金属配撒３０・・・層間絶縁ｗＬ　３
１・・・シリコン窒化風　３２・・・シリコン酸化風　
３３・・・第１層間絶縁［３４・・・第１層間絶縁腫　
４０・・・連結！　　５１．５３．５５・・レジスト　
５２．５４・・平坦化用レジスト、　６０６１ａ、６１
ｂ・・・スルーホーノ民 代理人の氏名　弁理士　粟野重孝　はか１名下　　　地 牛導粋基恒 凸亀＃！差部 第　１４　金　Ｉ＆配緯 第　２４　鼠　４８２８ 層Ｍ絶縁層 蓬維部 下　　　　抛 一４等悸暮法 凸形段差部 第１４ｆｆｌ愚配端 しシフト ！！１ 区 Ｐ　％”　＃薦停暮智 晃　−７分　ｋ　ｎ　ｍ ヶート一−ジブ仁哩Ｐ ｎ−８２竿　　尋　ｐ勢　層 ｎ４午穐停層 凸影Ｓ件即 セミート電１ｉシ 槽　チー　Ｎ　イし　Ｉｆ 峯しリ！１−望イしｎ愛 算１７％会胤配職 ’１２／ｌ１ＡＦ！？！１１１ １ｍＭ！＠縁顔 〒　壬　碑捧櫨裕 子分動糟厚 一トｇイ仁ｎ菅 型　千　　導　や１　／Ｉ −ト９％ 殉　＠　　ｌｅ　　ｐｌ費 リ　　コ　　ン　勇９１乙　庁 Ｐ譬キＩＩ捧暮５ 素子分動ｆＩｓ づ“−トー９１しｎ費 ｎ−型　早　Ｉ！停止 ｎ釦　＃ＩＩ　捧層 ｃ！ｌ！＋ｆｆ三ｎＭ！ ケート電輪 袖　樗　１仁　厚憂 −ｍ− Ｐ萱主寡悴蟇叛 奪子腎ｍ碍舊 す　−　　ト　酸　氾　ｎ費 ｎ−を″＃導停屑 ｎｆ望竿ＩＩ停層 Ｂ　　Ｐ　　Ｓ　　Ｇ　　＃！ フン９クト几 被１１Ｒｔｔ、　Ｈ 層り’ＩＮイしｎ費 １１１４ｔ＆配置蒙 ０←７経スルーホール九−Ａ４鍮耐 ０、８ｐｙｎ径スルーホール＋エーン（有廟目）、８セ
段差部島 ○凸形段茶部数（ｃｏｎｖ） ズトレ又条１月ゝ　　２００’Ｃ、１２ｍＡ第 図 第 図 ２−Ｐ　Ｗ子ＩＩ停暮智 ３−　素子分ｍ籟惑 ４−−−ｆｒ−ト１ｔｉｌＣｌ！ ５−１１−奮算　巽停屑 ６　−　　ｎ”型Ｊ！！　　萬悼層 １０−・δ形６Ｍ部 Ｊｌａ、１ｌｂ−−−ゲート電動 ／２−＊　　樗　勇９１し　阪 １４−ＩＦＪ４１鋺イし謄 ２１−１１　７ｔｉ　　ａＥＩｌ１ ２２−　第２　壜　ｉａ配繞 ３１　−　−　　シ　リ　　フ　　シ　　嘗　ブ乙　霞
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Claims (11)

【特許請求の範囲】
1. （１）第ｎ層配線と第ｎ＋ｍ層配線（ｎ、ｍは自然数）
   との連結部に位置する前記第ｎ層配線の下に凸形段差部
   を有する構造を備えてなる半導体装置。
2. （２）第ｎ層配線と第ｎ＋１層配線との連結部に位置す
   る前記第ｎ層配線の下に凸形段差部を有する構造を備え
   てなる半導体装置。
3. （３）第ｎ層配線と第ｎ＋２層配線との連結部に位置す
   る前記第ｎ層配線の下に凸形段差部を有する構造を備え
   てなる半導体装置。
4. （４）請求項（１）または請求項（２）または請求項（
   ３）記載の凸形段差部として絶縁膜に被覆されたＭＯＳ
   ＦＥＴのゲート電極と同一構成のものを用いることを特
   徴とする半導体装置。
5. （５）請求項（１）または請求項（２）または請求項（
   ３）記載の凸形段差部として導電性膜を用いることを特
   徴とする半導体装置。
6. （６）第ｎ層配線と第ｎ＋ｍ層配線との連結部の下に凸
   形段差部を形成する工程と、その後前記第ｎ層配線を形
   成する工程と、前記第ｎ層配線上に層間絶縁膜を形成す
   る工程と、前記層間絶縁膜の一部を除去することにより
   前記連結部において前記第ｎ層配線を露出させる工程と
   、その後前記連結部上に前記第ｎ＋ｍ層配線を形成する
   工程とを備えた半導体装置の製造方法。
7. （７）第ｎ層配線と第ｎ＋２層配線との連結部の下に凸
   形段差部を形成する工程と、その後前記第ｎ層配線を形
   成する工程と、前記第ｎ層配線上に第１層間絶縁膜を形
   成する工程と、更に第ｎ＋１層配線を形成する工程と、
   前記第ｎ＋１層配線上に第２層間絶縁膜を形成する工程
   と、前記第１層間絶縁膜および前記第２層間絶縁膜の一
   部を除去することにより前記連結部において前記第ｎ層
   配線を露出させるとともに前記第ｎ＋１層配線の一部を
   露出させる工程と、その後前記連結部上および前記ｎ＋
   １層配線の露出部上に前記第ｎ＋２層配線を形成する工
   程とを備えた半導体装置の製造方法
8. （８）請求項（６）または請求項（７）記載の凸形段差
   部として、導電性膜を用いることを特徴とする半導体装
   置の製造方法
9. （９）請求項（６）または請求項（７）記載の凸形段差
   部として、絶縁膜に被覆されたＭＯＳＦＥＴのゲート電
   極と同一構成のものを前記ゲート電極と同時に素子分離
   領域上に形成する工程を含むことを特徴とする半導体装
   置の製造方法
10. （１０）請求項（６）または請求項（７）または請求項
    （９）において、第ｎ層配線上に層間絶縁膜を形成した
    後、マスクを用いて前記層間絶縁膜を選択的に除去する
    ことによって連結部において前記第ｎ層配線を露出させ
    る工程を含むことを特徴とする半導体装置の製造方法
11. （１１）請求項（６）または請求項（７）または請求項
    （９）または請求項（１０）において、第ｎ層配線上に
    少なくとも２層の積層構造からなる層間絶縁膜を形成す
    る工程と、前記層間絶縁膜の少なくとも最上層膜の一部
    を除去することにより前記第ｎ層配線と第ｎ＋ｍ層配線
    との連結部上において前記層間絶縁膜を構成する下層絶
    縁膜を露出させる工程と、前記下層絶縁膜を選択的に除
    去することにより前記連結部において前記第ｎ層配線を
    露出させる工程を含むことを特徴とする半導体装置の製
    造方法