JPH04127466A - 相補型ｍｏｓ出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 複数の出力端子より同時に変化する信号出力する相補型
ＭＯＳ出力回路に関し、 電源への過度電流の流入によるグリッチの発生を防止し
て誤動作のおそれをなくし、かつ出力端子のスルーレー
トが電源電圧の変動の影響を受けないことを目的とし、 低電位側の第１の電源と出力端子との間に接続された第
１の出力段ＮチャネルＭＯＳトランジスタと、高電位側
の第２の電源と該出力端子との間に接続された第２の出
力段ＰチャネルＭＯＳトランジスタとのいずれか一方を
オンさせて該出力端子より信号の出力を行なう相補型Ｍ
ＯＳ出力回路において、該第１又は第２の電源より定電
流を流す定電流源と、該第１又は第２のトランジスタの
オン駆動指示により動作し、該定電流源の定電流を基準
とした定電流を該第２又は第１の電源から該第１又は第
２のトランジスタのオン駆動のために流すカレントミラ
ー回路と、該出力端子と該カレントミラー回路との間に
設けられ、該カレントミラー回路の出力する定電流によ
り充放電する容量とを有し構成する。

〔産業上の利用分野〕

本発明は相補型ＭＯＳ出力回路に関し、特に複数の出力
端子より同時に変化する信号出力する相補型ＭＯＳ出力
回路に関する。

相補型ＭＯＳ（ＣＭＯＳ）構成の集積回路は多数の出力
端子を有し、データ、アドレス等の複数ビットの信号を
同時に変化させて出力する。

このように複数の信号が同時に変化しても集積回路の電
源電圧か変化しないことか要望されている。

〔従来の技術〕

第３図は従来のＣＭＯＳ出力回路の出力回路の一例の回
路図を示す。

同図中、端子ｌＯに入来するデータかＨレベルのときＩ
Ｐ回路ｌｌのＬレベル出力によりＰチャネルＭＯＳ）ラ
ンジスタＰＩがオンし、ナンド回路１２Ｌレベル出力に
よりＮチャネルＭＯＳ）ランジスタＮ１がオフして出力
端子１４よりＨレベルのデータが出力される。

〔発明が解決しようとする課題〕

従来回路では出力端子に大容量の負荷か接続されている
場合にはトランジスタＰ１がオン、トランジスタＮｌが
オフのＨレベルデータ出力状態からトランジスタＰｉが
オフ、トランジスタＮ１かオンすると、負荷からトラン
ジスタＮｌを通して定電位側の電源つまりアースに過度
電流が流れ込み、トランジスタＰｉ、Ｎｌの駆動能力が
大であるとアースに流れ込む電流も大となる。出力端子
１４かアドレス又はデータを出力する場合、例えば３２
ビツトのアドレスが全ビット上レベルかＬレベルに変化
すると３２個の出力回路からアースに過電流か流れ込ん
でアース電位が上昇するグリッチを生じ、これによって
他の出力端子のＬレベルの出力信号が後段回路でＨレベ
ルと誤ってしまい、誤動作のおそれかあるという問題が
あった。

本発明は上記の点に鑑みなけれたもので、電源への過度
電流の流入によるグリッチの発生を防止して誤動作のお
それをなくし、かつ出力端子のスルーレートが電源電圧
の変動の影響を受けない相補型ＭＯＳ出力回路を提供す
ることを目的とする。

〔課題を解決するための手段〕

本発明の相補正型ＭＯＳ出力回路は、 低電位側の第１の電源と出力端子との間に接続された第
１の出力段ＮチャネルＭＯＳ）ランジスタと、高電位側
の第２の電源と出力端子との間に接続された第２の出力
段ＰチャネルＭＯＳ＋−ランジスタとのいずれか一方を
オンさせて出力端子より信号の出力を行なう相補型ＭＯ
Ｓ出力回路において、 第１又は第２の電源より定電流を流す定電流源と、 第１又は第２のトランジスタのオン駆動指示により動作
し、定電流源の定電流を基準とした定電流を第２又は第
１の電源から第１又は第２のトランジスタのオン駆動の
ために流すカレントミラー回路と、 出力端子とカレントミラー回路との間に設けられ、カレ
ントミラー回路の出力する定電流により充放電する容量
とを有する。

〔作用〕

本発明においては、定電流源及びカレントミラー回路で
第１又は第２のトランジスタのオン駆動のための定電流
を流し、この定電流で容量の充放電を行なうため、上記
トランジスタが徐々にオンして電源への過渡電流の流入
によるグリッチの発生か抑制され、また出力端子のスル
ーレートが第１の電源の電圧の変動の影響を受けない。

〔実施例〕 第１図は本発明回路の一実施例の回路図を示す。

同図中、端子２０に入来するデータＤＡＴＡはナンド回
路２１及びノア回路２２に供給される。

ナンド回路２１出力はインバータ２３で反転されてノア
回路２２に供給され、ノア回路２２出力はインバータ２
４で反転されてナンド回路２１に供給される。

インバータ２４の出力するデータＤＡＴＡの反転信号は
ＰチャネルＭＯＳＩ−ランジスタＰ２及びＮチャネルＭ
ＯＳトランジスタＮ２夫々のゲートに供給され、ノア回
路２２の出力するデータＤＡＴＡの非反転信号はＮチャ
ネルＭＯＳ）ランジスタＮ３のゲートに供給される。

トランジスタＰ２のソースは電源Ｖｃｃに接続され、ド
レインはトランジスタＮ２のドレインに接続されている
。トランジスタＮ２のドレインはＰチャネルＭＯＳトラ
ンジスタＰ３のトレイン及びＰチャネルＭＯＳ）ランジ
スタＰ４のゲートと接続され、トランジスタＰ３のソー
スはＰチャネルＭＯＳ）ランジスタＰ５のドレイン及び
ゲートと接続され、トランジスタＰ５のソースは電源Ｖ
ｃｃに接続されている。また、トランジスタＮ２のソー
スはデプレッション型のＮチャネルＭＯＳトランジスタ
Ｎ４のドレインを接続され、ｌ・ランジスタＮ４のソー
ス及びゲートは電源Ｖｓｓに接続されている。

トランジスタＰ４のソースは電源Ｖｃｃに接続され、ド
レインはトランジスタＮ３のドレインと接続され、トラ
ンジスタＮ３のソースは電源Ｖｓｓに接続されている。

トランジスタＰ４．Ｎ３のドレインはＮチャネルＭＯＳ
）ランジスタＮｌのゲートに接続されている。ナンド回
路２１出力はＰチャネルＭＯＳトランジスタＰ１のゲー
トに供給される。トランジスタＰＩ、Ｎｌ夫々のソース
は電源Ｖｃｃ、　Ｖｓｓに接続され、これらの共通接続
されたドレインには出力端子２５が接続されると共にイ
ンバータ２６の入力端子に接続されており、インバータ
２６の出力はトランジスタＰ３のゲートに供給される。

またトランジスタＮ１のゲート・ドレイン間は容量ＣＩ
を介して接続されている。

ここで、端子２０に入来するＤＡＴＡがＨレベルからＬ
レベルに変化すると、インバータ２４出力がＬレベルか
らＨレベルとなってトランジスタＰ２がオンからオフと
なり、トランジスタＮ２がオフからオンとなる。また、
出力端子２５がＨレベルである間はインバータ２６のＬ
レベル出力によりトランジスタＰ３がオンしている。

トランジスタＮ４はデプレッション型であり定電流源を
構成しており、このトランジスタＮ４の定電流［ｓｔｄ
かトランジスタＰ５．Ｐ３．Ｎ２を流れる。

トランジスタＰ５の閾値電圧をＶｔｐ（例えば−０：９
Ｖ）とするとトランジスタＰ４のゲートにランジスタＰ
５の電流増幅率）か印加されトランジスタＰ４には電源
電圧Ｖｃｃの変化に拘らず定電の電流増幅率）か流れる
。つまりトランジスタＰ５．Ｐ４はカレントミラー回路
を構成している。

また、ＤＡＴＡかＨレベルからＬレベルに変化すること
によりトランジスタＮ３はオフとなっており、トランジ
スタＰ４の定電流によってトランジスタＮｌのゲート電
流か上昇する。

しかし、Ｈレベルデータ出力状態において充電された容
ｆｆ１ｃ１の放電によってトランジスタＮ１のゲート電
位の上昇は抑えられ、容ｆｌｌｃｌの放電につれて徐々
に上昇してトランジスタＮｌかオンし始める。これによ
って容量ＣＩの放電か促進されＭＯＳ）ランジスタＮ１
がオン状態となって出力端子１４はＬレベルのデータ出
力状態となる。

このように容量ＣＩの帰還によってトランジスタＮ１の
ゲート電位の上昇抑制か行なわれ、容量Ｃ１は電源Ｖｃ
ｃの変動の影響を受けないトランジスタＰ４によって充
電されるためにトランジスタＮｌのゲート電位の上昇は
安定して出力端子２５のスルーレートが電源Ｖｃｃの変
動の影響を受けず、出力端子２５の負荷の放電電流は急
激に流れないのでグリッチの発生が抑制される。

第２図は本発明回路の他の実施例の回路図を示す。同図
中、第１図と同一部分には同一符号を付し、その説明を
省略する。

インバータ３４の出力するデータＤＡＴＡの非反転信号
はＰチャネルＭＯＳトランジスタＰ２及びＮチャネルＭ
ＯＳｔ−ランラスタＮ１２夫々のゲートに供給され、ナ
ンド回路２１の出力するデータＤＡＴＡの反転信号はＰ
チャネルＭＯＳトランジスタＰ１３のゲートに供給され
る。

トランジスタＮ１２のドレインはＮチャネルＭＯＳトラ
ンジスタＮ１３のドレイン及びＮチャネルＭＯＳ）ラン
ジスタＮ１４のゲートと接続され、トランジスタＮ１３
のソースはＮチャネルＭＯＳトランジスタＮＩ５のドレ
イン及びゲートと接続され、トランジスタＮ１５のソー
スは電源Ｖｓｓに接続されている。また、トランジスタ
Ｎ１２のソースはＰチャネルＭＯＳトランジスタＰ１４
のドレインと接続され、トランジスタＰ１４のソースは
電源Ｖｃｃに接続されている。

トランジスタＮ１４のソースは電源Ｖｓｓに接続され、
ドレインはトランジスタＰ１３のドレインと接続され、
トランジスタＰＩ３のソースは電源Ｖｃｃに接続されて
いる。トランジスタＮ１４゜Ｐｌ３のドレインはＰチャ
ネルＭＯＳトランジスタＰｌのゲートに接続されている
。

出力端子２５にはインバータ３６の入力端子に接続され
、インバータ３６の出力はトランジスタＮＩ３のゲート
に供給される。またトランジスタＰ！のゲート・ドレイ
ン間は容ｆｉＣ２を介して接続されている。

また電源Ｖｃｃ、　Ｖｓｓ間にはＰチャネルＭＯＳトラ
ンジスタＰ２０及びデイプレッション型のＮチャネルＭ
ＯＳ）ランジスタＮ２０．Ｎ２１が接続されており、ト
ランジスタＰ２０のゲート・ドレイン間及びトランジス
タＰ１４のゲートは共通接続され、トランジスタＮ２１
のゲートにはインバータ３４出力が供給され、トランジ
スタＮ２０のゲートはソースに接続されている。

ここでもトランジスタＰ１４が定電流源を構成し、トラ
ンジスタＮ１４．Ｎ１５がカレントミラー回路を構成し
ている。

この実施例では出力端子２５がＨレベルからＬレベルに
変化したとき、容量ＣＩの帰還によってトランジスタＮ
ｌのゲート電位の上昇抑制が行なわれ、出力端子２５の
スルーレートが電源Ｖｃｃの変動の影響を受けず、また
これと同様の動作により、容量Ｃ２の帰還によってトラ
ンジスタＰＩのゲート電位の低下抑制が行なわれ、容量
Ｃ２は電源Ｖｓｓの変動の影響を受けないトランジスタ
Ｎ１４によって充電されるためにトランジスタＰｌのゲ
ート電位の上昇は安定して出力端子２５のスルーレート
が電源Ｖｓｓの変動の影響を受けず、出力端子２５の負
荷の充電電流は急激に流れないのでグリッチの発生が抑
制される。

なお、容量ＣＩとしてはＭＯＳ容量、又はポリシリコン
と、ポリシリコン又は金属との間の容量を使用しても良
く、更にトランジスタＮ１．Ｐｌにライトリ−・ドープ
ト・ドレイン（ＬＤＤ）型トランジスタに対してゲート
・ドレイン間容量の大きいコンベンショナル・トランジ
スタを用いたり、静電破壊防止用にドレイン側の拡散を
行なったトランジスタ等を用いて、そのゲート・ドレイ
ン間容量を使用しても良い。

なお、第１図、第２図夫々の実施例でＰチャネルＭＯＳ
）ランジスタをＮチャネルＭＯＳ）ランジスタに置換え
、ＮチャネルＭＯＳ）ランジスタをＰチャネルＭＯＳ）
ランジスタに置換え、電源ＶｃｃとＶｓｓを入れ換えて
も良く、上記実施例に限定されない。

〔発明の効果〕

上述の如く、本発明の相補型ＭＯＳ出力回路によれば、
電源への過渡電流の流入によるグリッチの発生を防止し
て誤動作のおそれをなくし、かつ出力端子のスルーレー
トが電源電圧の変動の影響を受けず、実用上きわめて存
用である。

【図面の簡単な説明】

第１図、第２図夫々は本発明回路の各実施例の回路図、 第３図は従来回路の一例の回路図である。 図において、 ２１はナンド回路、 ２２はノア回路、 ２４．２６，３４．３６はインバータ、ＰＩ−Ｐ２１は
ＰチャネルＭＯＳトランジスタ、Ｎ１〜Ｎ２１はＮチャ
ネルＭＯＳトランジスタを示す。 第１図 奎艷明％ｉＪＩＩｗｙ目浴悶 第２図

Claims (1)

1. 【特許請求の範囲】 低電位側の第１の電源と出力端子（２５）との間に接続
   された第１の出力段ＮチャネルＭＯＳトランジスタ（Ｎ
   １）と、高電位側の第２の電源と該出力端子（２５）と
   の間に接続された第２の出力段ＰチャネルＭＯＳトラン
   ジスタ（Ｐ１）とのいずれか一方をオンさせて該出力端
   子（２５）より信号の出力を行う相補型ＭＯＳ出力回路
   において、 該第１又は第２の電源より定電流を流す定電流源（Ｎ４
   ）と、 該第１又は第２のトランジスタ（Ｎ１、Ｐ１）のオン駆
   動指示により動作し、該定電流源（Ｎ４）の定電流を基
   準とした定電流を該第２又は第１の電源から該第１又は
   第２のトランジスタ（Ｎ１、Ｐ１）のオン駆動のために
   流すカレントミラー回路（Ｐ４、Ｐ５）と、該出力端子
   （２５）と該カレントミラー回路（Ｐ４、Ｐ５）との間
   に設けられ、該カレントミラー回路（Ｐ４、Ｐ５）の出
   力する定電流により充放電する容量（Ｃ１）とを有する
   ことを特徴とする相補型ＭＯＳ出力回路。