JPH04127783A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はビデオ編集機等に用いられ、２種類の映像信
号のレベルをそれぞれ徐々に増加し、あるいは減少し、
２種類の映像信号による映像の一方をそれぞれフェード
イン（ｆａｄｅ　ｉｎ）　Ｌ／、他方をフェードアウト
（ｆａｄｅ　ｏｕｔ）するディゾルブ可能な画像処理装
置に関するものである。

［従　来　例コ 従来、この種の画像処理装置においては、２種類の映像
の一方をフェードインし、他方をフェードアウトするデ
ィゾルブ（ｄｉｓｓｏｌｖｅ）がアナログ処理によって
行われていた。

その画像処理装置によるフェードイン、フェードアウト
には、例えばスライド式の可変抵抗を用いていることか
ら、安価に済ませられるが、その可変抵抗値をスライド
操作で変え、例えば手動で変えているため、操作が煩わ
しいという欠点があった・ ［発明が解決しようとする課題］ そこで、上記画像処理装置にあっては、フェードインお
よびフェードアウトを自動化しようとした場合、上記フ
ェードインおよびフェードアウトのアナログコントロー
ルをディジタルで行なうことになるが、ノイズに種々注
意を払って設計や製造等をしなければならないという問
題点があった。

この発明は上記課題に鑑みなされたものであり、その目
的は２種類の映像をアナログでなく、ディジタル映像デ
ータを用いてそれぞれフェードイン／フェードアウトし
、ディゾルブをディジタル処理で可能とし、ノイズの考
慮を必要とせず、安価な画像処理装置を提供することに
ある。

［課題を解決するための手段］ 上記目的を達成するために、この発明は、映像信号によ
る２種類のディジタル映像データの一方を漸次増加し、
他方を漸次減少し、その２種類のディジタル映像データ
による映像をディゾルブ可能とする画像処理装置であっ
て、上記ディジタル映像データのビット数に対応して、
漸次増加し、あるいは漸次減少しているデータをそれぞ
れ交互に書き込み可能な第１乃至第４のメモリと、上記
漸次増加したデータあるいは漸次減少したデータをそれ
ぞれ交互に第１乃至第４のメモリに書き込むための第１
乃至第４のバッファと、この第１あるいは第２のバッフ
ァを介して漸次増加あるいは漸次減少したデータを第１
および第２のメモリに交互に書き込み、かつ、読み呂し
、上記第３あるいは第４のバッファを介して漸次増加あ
るいは漸次減少したデータを第３および第４のメモリに
交互に書き込み、かつ、読み出し可能なマイクロコンピ
ュータと、このマイクロコンピュータからのアドレスと
上記２種類のディジタル映像データを上記映像信号の■
同期毎に切り替え、上記第１乃至第４のメモリのアドレ
スとする第１乃至第４のセレクタと、上記第１のメモリ
の出力データと第２のメモリの出力データおよび上記第
３のメモリの出力データと第４のメモリの出力データを
上記Ｖ同期毎に切り替える第５および第６のセレクタと
、この第５および第６のセレクタの出力データを加算し
てディゾルブ用データとする加算器とを備えたことを要
旨とする。

また、この発明の画像処理装置は、上記ディジタル映像
データのビット数に対応して、漸次増加し、あるいは漸
次減少しているデータを交互に異なる領域にそれぞれ書
き込み可能な第１および第２のメモリと、上記漸次増加
したデータあるいは漸次減少したデータを上記第１およ
び第２のメモリの異なる領域にそれぞれ交互に書き込む
ための第１および第２のバッファと、この第１および第
２のバッファを介して漸次増加あるいは漸次減少したデ
ータをそれぞれ高力し、かつ、このデータを上記第１お
よび第２のメモリの異なる領域にそれぞれ交互に書き込
み、かつ、読み出し可能なマイクロコンピュータと、こ
のマイクロコンピュータからのアドレスと上記２種類の
ディジタル映像データを上記映像信号の■同期の立ち上
がりおよび立ち下がりのタイミングでそれぞれ切り替え
る第１および第２のセレクタと、上記第１のメモリの異
なる領域から交互に読み出されたデータと第２のメモリ
の異なる領域から交互に読み出されたデータを加算して
デイゾルブ用データとする加算器とを備えたものである
。

［作　　用コ 上記構成としたので、上記第１および第２のメモリには
マイクロコンピュータからのアドレスによりＶ同期毎に
漸次増加しているデータが交互に書き込まれ、第３およ
び第４のメモリには同様に他方のディジタル映像データ
を漸次減少しているデータが交互に書き込まれる。その
データの書き込み時には２種類のディジタル映像データ
によりそれぞれ他方のメモリの読み出しが行われるが、
これら読み出されたデータは一方がフェードインされ、
他方がフェードアウトされたもである。そして、それら
フェードインおよびフェードアウトされたデータが上記
加算器にて加算されることから、ディゾルブ用データが
得られる。

また、フェードインデータおよびフェードアウトデータ
を書き込むメモリがマイクロコンピュータからのアドレ
スの上位ビットで２つに分けられ、一方のメモリの各領
域にはそのアドレスにより漸次増加しているデータが垂
直期間中に交互に書き込まれ、他方のメモリの各領域に
は同様に次減少しているデータが書き込まれる。そして
、第１および第２のメモリの各領域のデータがＶ同期毎
に読み出され、これら読み出されたデータ、つまりフェ
ードインデータおよびフェードアウトデータが上記加算
器にて加算され、ディゾルブ用データが得られる。

［実　施　例〕 以下、この発明の実施例を第１図乃至第７図に基づいて
説明する。

第１図において、この画像処理装置には、２種類のディ
ジタル映像データＡ、Ｈのビット数に対応し、それぞれ
漸次増加あるいは漸次減少しているデータをそれぞれ交
互に書き込み、読み出し可能な第１乃至第４のメモリ（
ＲＡＭ；ルックアップテーブル）１，２，３．４と、一
方のディジタル映像データＡの漸次増加あるいは漸次減
少しているデータをそれぞれ交互に第１および第２のＲ
ＡＭＩ。

２に書き込むための第１および第２のバッファ回路５，
６と、他方のディジタル映像データＢの漸次増加あるい
は漸次減少しているデータをそれぞれ交互に第３および
第４のＲＡＭ３．４に書き込むための第３および第４の
バッファ回路７，８と、一方の漸次増加あるいは漸次減
少しているデータを第１あるいは第２のバッファ回路５
，６を介して第１あるいは第２のＲＡＭ１．２に交互に
書き込み、また他方の漸次増加あるいは漸次減少してい
るデータを第３あるいは第４のバッファ回路７゜８を介
して第３あるいは第４のＲＡＭ３．４に交互に書き込み
、かつ、第１乃至第４のＲＡＭＩ。

２．３，４のデータの読み出し可能なマイクロコンピュ
ータ９と、マイクロコンピュータ９からのアドレスと上
記ディジタル映像データＡをＶ同期毎に切り替え、第１
あるいは第２のＲＡＭ１．２のアドレスとする第１およ
び第２のセレクタ回路１０゜１１と、そのマイクロコン
ピュータ９からのアドレスと上記ディジタル映像データ
Ｂを切り替え、第３あるいは第４のＲＡＭ３．４のアド
レスとする第３および第４のセレクタ回路１２．１３と
、第１および第２のセレクタ回路１０．１１の出力アド
レスにより第１および第２のＲＡＭＩ、２から交互に読
み出されたデータを■同期毎に切り替える第５のセレク
タ回路１４と、第３および第４のセレクタ回路１２．１
３の出力アドレスにより第１および第２のＲＡＭ３．４
から交互に読み出されたデータを■同期毎に切り替える
第６のセレクタ回路１５と、それら第５および第６のセ
レクタ回路１４．１５にて選択されたデータを加算し、
ディゾルブ用データを出力する加算器１６とが備えられ
ている。

次に、上記構成の画像処理装置の動作を第２のタイムチ
ャートおよび第３図および第４のメモリの模式図を参照
して説明する。

まず、２種類のディジタル映像データＡ、Ｂが入力前に
同一の同期で得られているものとし、またマイクロコン
ピュータ９には映像の一方（ディジタル映像データＡ）
をフェードイン（ｆａｄｅ　ｉｎ）　Ｌ、その他方（デ
ィジタル映像データＢ）をフェードアウト（ｆａｄｅ　
ｏｕｔ）するディゾルブ指示が大刀されているものとす
る。

すると、マイクロコンピュータ９においては、そのディ
ジタル映像データＡの漸次増加しているデータを第１お
よび第２のＲＡＭ１．２に交互に書き込み、かつ、ディ
ジタル映像データＢの漸次減少しているデータを第３お
よび第４のＲＡＭ４゜５に交互に書き込む制御が行われ
る。このとき、上記映像信号の垂直同期（第２図（ａ）
に示すＶ同期）で１例えば最初に第１のセレクタ回路１
０および第３のセレクタ回路１２がＡ入力側に切り替え
られ、第２のセレクタ回路１１および第４のセレクタ回
路１３がＢ入力側に切り替えられる（第２図（ｂ）。

（ｃ　）、（ｅ　）＝（ｆ　）に示す）。次のＶ同期で
、第１のセレクタ回路１０および第３のセレクタ回路１
２がＢ入力側に切り替えられ、第２のセレクタ回路１１
および第４のセレクタ回路１３がＡ入力側に切り替えら
れる。

したがって、上記最初のＶ同期により、マイクロコンピ
ュータ９のアドレスが第１のＲＡＭＩに接続されるため
、そのマイクロコンピュータ９にて得られた漸次増加し
たデータが第１のバッファ回路５を介して第１のＲＡＭ
１に書き込まれる。

同じく、マイクロコンピュータ９のアドレスが第３のＲ
ＡＭ３に接続されるため、そのマイクロコンピュータ９
にて得られた漸次減少したデータが第３のバッファ回路
７を介して第３のＲＡＭ３に書き込まれる。また、次の
Ｖ同期により、マイクロコンピュータ９のアドレスが第
２および第４のＲＡＭ２．４に接続され、そのマイクロ
コンピュータ９にて得られたさらに漸次増加したデータ
が第２のＲＡＭ２に書き込まれ、がっ、そのマイクロコ
ンピュータ９にて得られたさらに漸次減少したデータが
第４のバッファ回Ｎ８を介して第４のＲＡＭ４に書き込
まれる。

このように、第１および第２のＲＡＭＩ、２は、交互に
フェードインしたデータ、つまり画面に「黒」から徐々
にディジタル映像データＡによる「映像」を表示するデ
ータで更新され（第３図に示す）、一方第３および第４
のＲＡＭ３．４は交互にフェードアウトしたデータ、つ
まり画面にディジタル映像データＢによる「映像」から
徐々に「黒」を表示するデータで更新される（第４図に
示す）。

なお、第２図（ｈ）乃至（ｋ）に示されているように、
その最初のＶ同期で第１および第３のバッファ回路５，
７はＯＮ状態にされるが、その垂直同期期間中に第２お
よび第４のバッファ回路６，８はＯＦＦ状態（出力０Ｐ
ＥＮ）にされ、次のＶ同期で第２および第４のバッファ
回路６，８はＯＮ状態にされるが、その垂直期間中に第
１および第３のバッファ回路５，７はＯＦＦ状態にされ
る。

続いて、上記漸次増加したデータが第１のＲＡＭ１に書
き込まれ、上記漸次減少したデータが第３のＲＡＭ３に
書き込まれているときには、第２および第３のセレクタ
回路１１．１２がＢ入力側に切り替えられている。これ
により、ディジタル映像データＡが第２のＲＡＭ２のア
ドレスにされ、ディジタル映像データＢが第４のＲＡＭ
４のアドレスにされ、第２の漸次増加したデータおよび
第４のＲＡＭ４の漸次減少したデータがそれぞれ読み呂
される。さらに、その逆のときには、つまり次のＶ同期
ではそのディジタル映像データＡが第１のＲＡＭＩのア
ドレスにされ、ディジタル映像データＢが第３のＲＡＭ
３のアドレスにされ、第１のＲＡＭＩの漸次増加したデ
ータおよび第３のＲＡＭ３の漸次減少したデータがそれ
ぞれ読み出される。すなわち、第１および第２のＲＡＭ
　１．２がディジタル映像データＡの漸次増加したデー
タを得るためのルックアップテーブルになり、第３およ
び第４のＲＡＭ３．４がディジタル映像データＢの漸次
減少したデータを得るためのルックアップデータになっ
ているからである。

続いて、第２図（ｄ）および（ｇ）に示されているよう
に、第５および第６のセレクタ回路１４．１５は上記Ｖ
同期毎にそれぞれ切り替えられ、例えば第１および第３
のＲＡＭＩ、３のデータ読み出し時にはへ入力側に切り
替えられ、第２および第４のＲＡＭ２．４のデータ読み
出し時にはＢ入力側に切り替えられる。したがって、第
５のセレクタ回路１４からは、ディジタル映像データＡ
の漸次増加しているデータ、つまりおよびフェードイン
データが出力され、−力筒６のセレクタ回路１５からは
、ディジタル映像データＢの漸次減少しているデータ、
つまりフェードアウトデータが出力される。

これら漸次増加したデータと漸次減少したデータが加算
器１６にて加算されることから、上記ディジタル映像デ
ータＡをフェードインし、ディジタル映像データＢをフ
ェードアウトするディゾルブ用データが得られる。

このディゾルブ用データは、最初にディジタル映像デー
タＢによる「映像」のみ、徐々にその「映像」とディジ
タル映像データＡによる「映像」を重ねた映像とし、最
後にディジタル映像データＡによる「映像」のみになる
。

このように、この発明では、２つの映像をアナログ信号
でなく、ディジタル映像データを用いてディゾルブ用デ
ータを得ていることから、ノイズに影響されず、良好な
ディゾルブの映像を得ることができるという効果がある
。

第５図はこの発明の他の実施例を示す画像処理装置の概
略的ブロック図である。なお１図中、第１図と同一部分
およびそれらに相当する部分には同一符号を付し重複説
明を省略する。

この図において、画像処理装置には、２種類のディジタ
ル映像データＡ、Ｂのビット数に対応し、それぞれ漸次
増加あるいは漸次減少しているデータをそれぞれ異なる
領域に順次交互に書き込み、かつ、読み出し可能な第１
および第２のメモリ（ＲＡ　Ｍ　；ルックアップテーブ
ル）１７．１８と、一方のディジタル映像データＡの漸
次増加あるいは漸次減少しているデータを第１のＲＡ　
Ｍ　１７の異なる領域にそれぞれ交互に書き込むための
第１のバッファ回路１９と、他方のディジタル映像デー
タＢの漸次増加あるいは漸次減少しているデータを第２
のＲＡＭ１８の異なる領域にそれぞれ交互に書き込むた
めの第１のバッファ回路２０と、マイクロコンピュータ
９からのアドレスと上記ディジタル映像データＡを切り
替え、第１のＲＡＭ１７のアドレスとする第１のセレク
タ回路、２１と、そのマイクロコンピュータ９からのア
ドレスと上記ディジタル映像データＢを切り替え、第２
のＲＡＭ１８のアドレスとする第２のセレクタ回路２２
とが備えられている。

また、この実施例では、第６図に示されているように、
ディジタル映像データＡ、Ｂが８ビツトである場合、マ
イクロコンピュータ９の下位アドレス（例えばＯＯ（Ｈ
）、・・・、ＦＦ（Ｈ）はそれぞれ第１および第２のセ
レクタ回路２１　、２２を介して第１のＲＡＭ１７およ
び第２のＲＡＭ１８に入力され、その上位アドレス（例
えば（ＩＸＸ）（Ｈ）；９ビツト目）がそのまま第１お
よび第２のＲＡＭ１７．１８に入力されるようになって
いる。すなわち、第１および第２のＲＡＭ１７．１８に
はそれぞれ２５６バイト（ＯＦＦ（Ｈ））の領域が２つ
確保されており、この異なる２つの領域（Ａデータ部、
Ｂデータ部）に上記漸次増加あるいは漸次増加したデー
タがそれぞれ交互に書き込まれ、かつ、読み出されるよ
うになっている。

次に、上記構成の画像処理装置の動作を第７図のタイム
チャートを参照して説明する。

まず、前実施例同様に、２種類のディジタル映像データ
Ａ、Ｂが入力前に同一の同期で得られているものとし、
またマイクロコンピュータ９には映像の一方（ディジタ
ル映像データＡ）をフェードインし、その他方（ディジ
タル映像データＢ）をフェードアウトするディゾルブ指
示が入力されているものとする。

すると、マイクロコンピュータ９にて、垂直同期（Ｖ同
期；同図（ａ）に示す）の立ち下がりが検出されると、
第１および第２のセレクタ回＠　２１　、２２がそれぞ
れへ入力側に切り替えられ（同図（ｂ）および（ｃ）に
示す）、かつ、第１第２のバッファ回路１９．２０がＯ
Ｎ状態にされる（同図（ｃｌ）および（ｅ）に示す）。

これにより、同図（ｆ）に示されているように、マイク
ロコンピュータ９のアドレスが第１および第２のＲＡＭ
１７．１８に接続され、そのマイクロコンピュータ９に
て、ディジタル映像データＡの漸次増加したデータが垂
直期間（約１ｍ）中に第１のＲＡＭ１７のＡデータ部と
Ｂデータ部にそれぞれ交互に書き込まれる。また、ディ
ジタル映像データＢの漸次減少したデータが同じく垂直
期間中に第２のＲＡＭ１８のＡデータ部とＢデータ部に
それぞれ交互に書き込まれる。

続いて、上記Ｖ同期の立ち上がりが検出されると、第１
および第２のセレクタ回路２１，２２がＢ入力側に切り
替えられ（同図（ｂ）および（ｃ）に示す）、かつ、第
１および第２のバッファ回路１９．２０がＯＦＦ状態（
つまり出力０ＰＥＮ）にされる（同図（ｄ）および（ｅ
）に示す）。二九により、同図（ｆ）に示されているよ
うに、入力ディジタル映像データＡが第１のＲＡＭ１７
のアドレスとなり、入力ディジタル映像データＢが第２
のＲＡＭ１８のアドレスになるため、第１のＲＡＭ１７
のＡデータ部とＢデータ部のデータがＶ同期毎に交互に
読み出され、第１のＲＡＭ１７のＡデータ部とＢデータ
部のデータがＶ同期毎に交互に読み出される。このとき
、第１および第２のＲＡＭ１７．１８の上位アドレスに
はマイクロコンピュータ９のアドレス（ＩＸＸ（Ｈ）；
９ビツト目）が用いられる。

続いて、第１のＲＡＭ１７のＡデータ部あるいはＢデー
タ部から読み呂されたデータ（フェードインデータ）と
第２のＲＡＭ１８のＡデータ部あるいはＢデータ部から
読み出されたデータ（フェードアウトデータ）が加算器
１６にて加算されるため、前実施例同様のディゾルブ用
データを得ることができる。

このように、この実施例では、前実施例の回路より部品
点数が少なくて済むことから、実用化が容易にできると
いう効果がある。

［発明の効果］ 以上説明したように、この発明の画像処理装置によれば
、一方の映像をフェードインするデータで順次更新する
２つのメモリと、他方の映像をフェードアウトするデー
タで順次更新する２つのメモリと、それら２系統のメモ
リをルックアップテーブルとして、それら映像のディジ
タル映像データに応じてフェードインデータおよびフェ
ードアウトデータを読み出し、かつ、これらデータを加
算してディゾルブ用データを得るようにしたので、ノイ
ズに影響されないディゾルブ用データを得ることができ
、良好なディゾルブの映像を得ることができるという効
果がある。

また、この発明によれば、フェードインデータを書き込
む２つのメモリおよびフェードアウトデータを書き込む
２つのメモリをそれぞれ１つで済ませるようにしたので
、回路の部品点数を減らすことができ、実用化が容易に
なる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す画像処理装置の概略
的ブロック図、第２図乃至第４図は上記画像処理装置の
動作を説明するためのタイムチャートおよびＲＡＭ（メ
モリ）の模式図、第５図はこの発明の他の実施例を示す
画像処理装置の概略的ブロック図、第６図は第５図の画
像処理装置に用いられるＲＡＭ（メモリ）の模式図、第
７図は第５図の画像処理装置の動作を説明するためのタ
イムチャート図である。 図中、１，１７は第１のＲＡＭ部（メモリ）、　２．１
８は第２のＲＡＭ部（メモリ）、３は第３のＲＡＭ部（
メモリ）、４は第４のＲＡＭ（メモリ）、５，１９は第
１のバッファ部、６，２０は第２のバッファ部、７は第
３のバッファ部、８は第４のバッファ部、９はマイクロ
コンピュータ、１０．２１は第１のセレフタ回路、１１
．２２は第２のセレクタ回路、１２は第３のセレクタ回
路、１３は第４のセレクタ回路、１４は第５のセレクタ
回路、１５は第６のセレクタ回路、１６は加算器である
。 特許出願人　　株式会社　富士通ゼネラル代理人　弁理
士　　大　原　拓　也 第 図 第 図 フェードアウト（Ｆａｄｅ　Ｏｕｔ）

Claims (2)

【特許請求の範囲】
1. （１）映像信号による２種類のディジタル映像データの
   一方を漸次増加し、他方を漸次減少し、その２種類のデ
   ィジタル映像データによる映像をディゾルブ可能とする
   画像処理装置であって、前記ディジタル映像データのビ
   ット数に対応して、漸次増加し、あるいは漸次減少して
   いるデータをそれぞれ交互に書き込み可能な第１乃至第
   ４のメモリと、 前記漸次増加したデータあるいは漸次減少したデータを
   それぞれ交互に第１乃至第４のメモリに書き込むための
   第１乃至第４のバッファと、該第１あるいは第２のバッ
   ファを介して漸次増加あるいは漸次減少したデータを第
   １および第２のメモリに交互に書き込み、かつ、読み出
   し、前記第３あるいは第４のバッファを介して漸次増加
   あるいは漸次減少したデータを第３および第４のメモリ
   に交互に書き込み、かつ、読み出し可能なマイクロコン
   ピュータと、 該マイクロコンピュータからのアドレスと前記２種類の
   ディジタル映像データを前記映像信号のＶ同期毎に切り
   替え、前記第１乃至第４のメモリのアドレスとする第１
   乃至第４のセレクタと、前記第１のメモリの出力データ
   と第２のメモリの出力データおよび前記第３のメモリの
   出力データと第４のメモリの出力データを前記Ｖ同期毎
   に切り替える第５および第６のセレクタと、 該第５および第６のセレクタの出力データを加算してデ
   ィゾルブ用データとする加算器とを備えたことを特徴と
   する画像処理装置。
2. （２）映像信号による２種類のディジタル映像データの
   一方を漸次増加し、他方を漸次減少し、その２種類のデ
   ィジタル映像データによる映像をディゾルブ可能とする
   画像処理装置であって、前記ディジタル映像データのビ
   ット数に対応して、漸次増加し、あるいは漸次減少して
   いるデータを交互に異なる領域にそれぞれ書き込み可能
   な第１および第２のメモリと、 前記漸次増加したデータあるいは漸次減少したデータを
   前記第１および第２のメモリの異なる領域にそれぞれ交
   互に書き込むための第１および第２のバッファと、 該第１および第２のバッファを介して漸次増加あるいは
   漸次減少したデータをそれぞれ出力し、かつ、該データ
   を前記第１および第２のメモリの異なる領域にそれぞれ
   交互に書き込み、かつ、読み出し可能なマイクロコンピ
   ュータと、 該マイクロコンピュータからのアドレスと前記２種類の
   ディジタル映像データを前記映像信号のＶ同期の立ち上
   がりおよび立ち下がりのタイミングでそれぞれ切り替え
   る第１および第２のセレクタと、 前記第１のメモリの異なる領域から交互に読み出された
   データと第２のメモリの異なる領域から交互に読み出さ
   れたデータを加算してディゾルブ用データとする加算器
   とを備えたことを特徴とする画像処理装置。