JPH0412815B2 - - Google Patents
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- JPH0412815B2 JPH0412815B2 JP13374685A JP13374685A JPH0412815B2 JP H0412815 B2 JPH0412815 B2 JP H0412815B2 JP 13374685 A JP13374685 A JP 13374685A JP 13374685 A JP13374685 A JP 13374685A JP H0412815 B2 JPH0412815 B2 JP H0412815B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- sensor
- capacitance
- gate
- sum
- Prior art date
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- Transmission And Conversion Of Sensor Element Output (AREA)
Description
【発明の詳細な説明】
＜産業上の利用分野＞
本発明は、圧力、張力などの物理量変化に基づ
く物理的変位を静電容量を介して電気信号に変換
する容量式変換器に係り、特に非線形性を改良し
た容量式変換装置に関する。
く物理的変位を静電容量を介して電気信号に変換
する容量式変換器に係り、特に非線形性を改良し
た容量式変換装置に関する。
＜従来技術＞
変位などを静電容量の変化として検出する容量
式変換器は各種のものが提案されている。例えば
「容量式変位変換装置」（特開昭57−26711号）あ
るいは対応する米国特許第4387601などにその詳
細に開示されている。
式変換器は各種のものが提案されている。例えば
「容量式変位変換装置」（特開昭57−26711号）あ
るいは対応する米国特許第4387601などにその詳
細に開示されている。
ここに開示されている技術は、１対のセンサ容
量のいずれか一方のセンサ容量を介しての充電と
双方向定電流回路を介しての放電とを交互に繰り
返す発振回路を形成し、この発振回路の出力周波
数をカウンタで計数して一定数の計数値に達した
後、他方のセンサ容量に切替え、第１のセンサ容
量と第２のセンサ容量に各々対応したパルス幅を
持つ第１信号と第２信号のパルス出力をカウンタ
の出力端から得てこれを平滑することにより容量
和と容量差の比に関連した出力を得るものであ
る。
量のいずれか一方のセンサ容量を介しての充電と
双方向定電流回路を介しての放電とを交互に繰り
返す発振回路を形成し、この発振回路の出力周波
数をカウンタで計数して一定数の計数値に達した
後、他方のセンサ容量に切替え、第１のセンサ容
量と第２のセンサ容量に各々対応したパルス幅を
持つ第１信号と第２信号のパルス出力をカウンタ
の出力端から得てこれを平滑することにより容量
和と容量差の比に関連した出力を得るものであ
る。
＜発明が解決しようとする問題点＞
しかしながら、この様な構成の容量式変換装置
では、その容量変換過程での共通のバイアス的誤
差が第１信号、第２信号の容量和、容量差に加わ
り、不都合な影響を与える欠点があつた。更に詳
細に述べれば、例えば第１信号および第２信号が
第１センサ容量、第２センサ容量に比例した時間
幅信号T1、T2を与えるとき、その容量−時間幅
変換部の内部ロジツク素子の伝搬遅れ特性などに
起因して第１信号、第２信号に共通のバイアス的
誤差Tdが付加され、その結果、第１信号および
第２信号がそれぞれT1＋Td、T2＋Tdとなり、容
量和と容量差の比として（T1−T2）／（T1＋T2
＋2Td）として力を受けて１対のセンサ容量を和
動的に励振しその容量和に応じた電気量をセンサ
容量の各他端より入力端に印加する和動励振手段
とを具備し容量和と容量差の比に関連した信号を
出力するように構成したものである。
では、その容量変換過程での共通のバイアス的誤
差が第１信号、第２信号の容量和、容量差に加わ
り、不都合な影響を与える欠点があつた。更に詳
細に述べれば、例えば第１信号および第２信号が
第１センサ容量、第２センサ容量に比例した時間
幅信号T1、T2を与えるとき、その容量−時間幅
変換部の内部ロジツク素子の伝搬遅れ特性などに
起因して第１信号、第２信号に共通のバイアス的
誤差Tdが付加され、その結果、第１信号および
第２信号がそれぞれT1＋Td、T2＋Tdとなり、容
量和と容量差の比として（T1−T2）／（T1＋T2
＋2Td）として力を受けて１対のセンサ容量を和
動的に励振しその容量和に応じた電気量をセンサ
容量の各他端より入力端に印加する和動励振手段
とを具備し容量和と容量差の比に関連した信号を
出力するように構成したものである。
＜実施例＞
以下、本発明の実施例について図面に基づき説
明する。第１図は本発明の基本となる実施例を示
す回路図である。
明する。第１図は本発明の基本となる実施例を示
す回路図である。
C1，C2はそれぞれ測定すべき物理量によつて
変化するセンサ容量である。それらの各一端は接
続されバツフアゲートG1の入力端に接続されて
いる。バツフアゲートG1の入出力端の間には固
定容量をもつコンデンサC3が接続されその出力
端の電圧を入力端に正帰還する。バツフアゲート
G1の出力端はまたインバータG2および双方向定
電流回路CCを介してバツフアゲートG1の入力端
に接続され、これ等でコンデンサC3によりバツ
フアゲートG1の入力端に正帰還された電荷を一
定電流値で放電する負帰還回路を構成している。
変化するセンサ容量である。それらの各一端は接
続されバツフアゲートG1の入力端に接続されて
いる。バツフアゲートG1の入出力端の間には固
定容量をもつコンデンサC3が接続されその出力
端の電圧を入力端に正帰還する。バツフアゲート
G1の出力端はまたインバータG2および双方向定
電流回路CCを介してバツフアゲートG1の入力端
に接続され、これ等でコンデンサC3によりバツ
フアゲートG1の入力端に正帰還された電荷を一
定電流値で放電する負帰還回路を構成している。
以上のバツフアゲートG1、コンデンサC3、イ
ンバータG2、双方向定電流回路CCで自励発振回
路を構成している。
ンバータG2、双方向定電流回路CCで自励発振回
路を構成している。
バツフアゲートG1の出力端はカウンタCTの入
力端子CLに接続されている。カウンタCTのｎビ
ツトの出力端Qoは積分器Q1の入力端と接続され、
その出力端T0には可変電圧Ｖが得られる。
力端子CLに接続されている。カウンタCTのｎビ
ツトの出力端Qoは積分器Q1の入力端と接続され、
その出力端T0には可変電圧Ｖが得られる。
カウンタCTの出力端QoはアンドゲートG3の入
力の一端とインバータG4を介してアンドゲート
G5の入力の一端とに接続されている。一方、バ
ツフアゲートG1の出力端はインバータG6を介し
てアンドゲートG3，G5の入力の他端にそれぞれ
接続されている。これ等のアンドゲートG3，G5
およびインバータG4，G6でモードセレクタQ2を
構成している。
力の一端とインバータG4を介してアンドゲート
G5の入力の一端とに接続されている。一方、バ
ツフアゲートG1の出力端はインバータG6を介し
てアンドゲートG3，G5の入力の他端にそれぞれ
接続されている。これ等のアンドゲートG3，G5
およびインバータG4，G6でモードセレクタQ2を
構成している。
アンドゲートG3の出力端はスイツチS10，S11の
制御端に接続されたこれ等の開閉を制御する。ス
イツチS10のメイクによりセンサ容量C1に正の電
源電圧＋Ｅを印加し、スイツチS11のメイクによ
りセンサ容量C2に負の電源電圧−Ｅを印加する。
スイツチS10、S11によりセンサ容量C1，C2に差動
電圧を印加することになる。
制御端に接続されたこれ等の開閉を制御する。ス
イツチS10のメイクによりセンサ容量C1に正の電
源電圧＋Ｅを印加し、スイツチS11のメイクによ
りセンサ容量C2に負の電源電圧−Ｅを印加する。
スイツチS10、S11によりセンサ容量C1，C2に差動
電圧を印加することになる。
アンドゲートG5の出力端はスイツチS12、S13の
制御端に接続されこれ等の開閉を制御する。スイ
ツチS12，S13のメイクにより共にセンサ容量C1，
C2に可変動圧Ｖを印加する。スイツチS12，S13に
よりセンサ容量C1，C2に和動電圧を印加するこ
とになる。
制御端に接続されこれ等の開閉を制御する。スイ
ツチS12，S13のメイクにより共にセンサ容量C1，
C2に可変動圧Ｖを印加する。スイツチS12，S13に
よりセンサ容量C1，C2に和動電圧を印加するこ
とになる。
また、バツフアゲートG1の出力端はスイツチ
S14，S15の制御端に接続されこれ等の開閉を制御
する。スイツチS14，S15のメイクによりセンサ容
量C1，C2の他端に基準電位（ゼロ電位）を印加
する。
S14，S15の制御端に接続されこれ等の開閉を制御
する。スイツチS14，S15のメイクによりセンサ容
量C1，C2の他端に基準電位（ゼロ電位）を印加
する。
以上のスイツチS10〜S15はＮチヤンネル
MOSFETで構成し、ハイレベルの論理で各スイ
ツチをメイクさせているが、他のデバイス例えば
ＰチヤンネルFET、Ｃ−MOSなど任意のスイツ
チで代替できる。
MOSFETで構成し、ハイレベルの論理で各スイ
ツチをメイクさせているが、他のデバイス例えば
ＰチヤンネルFET、Ｃ−MOSなど任意のスイツ
チで代替できる。
以上の如く構成された第１図の実施例の動作を
第２図に示す波形図を用いて説明する。
第２図に示す波形図を用いて説明する。
バツフアゲートG1はコンデンサC3によるその
入力端への正帰還と、インバータG2と定値定電
流回路CCによる負帰還とにより非安定発振回路
を構成しており、バツフアゲートG1の出力のレ
ベル変化をカウンタCTで計数している。
入力端への正帰還と、インバータG2と定値定電
流回路CCによる負帰還とにより非安定発振回路
を構成しており、バツフアゲートG1の出力のレ
ベル変化をカウンタCTで計数している。
カウンタCTでは一定数をカウントするとその
出力端Qoのレベルが変化する。このレベルが
“Ｈ”レベルのときはアンドゲートG5はオフとな
りアンドゲートG3はバツフアゲートG1の出力の
レベル変化に応答し、その出力端に“Ｈ”レベル
または“Ｌ”レベルを出力する。カウンタCTの
出力端Qoが“Ｌ”レベルのときは逆にアンドゲ
ートG3がオフとなりアンドゲートG5の出力レベ
ルがバツフアゲートG1の出力レベルに応じて変
化する。以上の如くしてモードセレクタQ2はカ
ウンタCTの出力のレベルに応じて後述する差動
モード、和動モードの選択をする。
出力端Qoのレベルが変化する。このレベルが
“Ｈ”レベルのときはアンドゲートG5はオフとな
りアンドゲートG3はバツフアゲートG1の出力の
レベル変化に応答し、その出力端に“Ｈ”レベル
または“Ｌ”レベルを出力する。カウンタCTの
出力端Qoが“Ｌ”レベルのときは逆にアンドゲ
ートG3がオフとなりアンドゲートG5の出力レベ
ルがバツフアゲートG1の出力レベルに応じて変
化する。以上の如くしてモードセレクタQ2はカ
ウンタCTの出力のレベルに応じて後述する差動
モード、和動モードの選択をする。
いま、カウンタCTの出力端Qoが“Ｈ”レベル
の期間T1（第２図ハ）にあるときを想定する。期
間T1の状態において、バツフアゲートG1の出力
端が−Ｅの状態にあるとき（第２図ロ）は双方向
定電流回路CCにより逆方向に一定電流側ｉで放
電を続け第２図イで示す様に直線的にバツフアゲ
ートG1の入力端の電位が上昇を続けるが、バツ
フアゲートG1の閾値VTHに達するとその出力端の
レベルは反転し＋Ｅの状態になる。一方、バツフ
アゲートG1の出力レベルが−Ｅの状態のときは、
カウンタCTの出力が“Ｈ”レベルであるからア
ンドゲートG3を介してバツフアゲートG1の出力
レベルを反転したレベルの電位がスイツチS10，
S11に印加される（第２図ヘ，ト）のでセンサ容
量C1には＋Ｅの電位、センサ容量C2には−Ｅの
電位が印加されている。バツフアゲートG1の出
力が前述の如く反転して＋Ｅになるとスイツチ
S10，S11はオフとなり（第２図ヘ，ト）スイツチ
S14，S15がオンとなり（第２図チ，ル）基準電位
（ゼロ電位）がセンサ容量C1，C2に印加される。
の期間T1（第２図ハ）にあるときを想定する。期
間T1の状態において、バツフアゲートG1の出力
端が−Ｅの状態にあるとき（第２図ロ）は双方向
定電流回路CCにより逆方向に一定電流側ｉで放
電を続け第２図イで示す様に直線的にバツフアゲ
ートG1の入力端の電位が上昇を続けるが、バツ
フアゲートG1の閾値VTHに達するとその出力端の
レベルは反転し＋Ｅの状態になる。一方、バツフ
アゲートG1の出力レベルが−Ｅの状態のときは、
カウンタCTの出力が“Ｈ”レベルであるからア
ンドゲートG3を介してバツフアゲートG1の出力
レベルを反転したレベルの電位がスイツチS10，
S11に印加される（第２図ヘ，ト）のでセンサ容
量C1には＋Ｅの電位、センサ容量C2には−Ｅの
電位が印加されている。バツフアゲートG1の出
力が前述の如く反転して＋Ｅになるとスイツチ
S10，S11はオフとなり（第２図ヘ，ト）スイツチ
S14，S15がオンとなり（第２図チ，ル）基準電位
（ゼロ電位）がセンサ容量C1，C2に印加される。
従つて、バツフアゲートG1の出力レベルが−
Ｅから＋Ｅに変化すると、コンデンサC3には＋
2Eの電位変化（第２図ハ）、センサ容量C1は−Ｅ
の電位変化（第２図ニ）、センサ容量C2は＋Ｅの
電位変化（第２図ホ）が生ずる。そこでこの電位
変化によるバツフアゲートG1の入力端での電位
変化e1（第２図イ）は、これ等の合計の電荷移動
量を考慮して次式の如くなる。
Ｅから＋Ｅに変化すると、コンデンサC3には＋
2Eの電位変化（第２図ハ）、センサ容量C1は−Ｅ
の電位変化（第２図ニ）、センサ容量C2は＋Ｅの
電位変化（第２図ホ）が生ずる。そこでこの電位
変化によるバツフアゲートG1の入力端での電位
変化e1（第２図イ）は、これ等の合計の電荷移動
量を考慮して次式の如くなる。
e1（C1＋C2＋C3）＝2EC3−EC1＋EC2
従つて、
e1＝2EC3−（EC1＋EC2）／C1＋C2＋C3 (1)
となる。
この後は、双方向定電流回路CCにより直線的
な放電がなされ、バツフアゲートG1の入力端の
閾値VTHを越えるとその出力が反転するが、その
電位変化e1′はe1と同じ値である。
な放電がなされ、バツフアゲートG1の入力端の
閾値VTHを越えるとその出力が反転するが、その
電位変化e1′はe1と同じ値である。
以上の状態を期間T1のあいだ繰り返し、所定
のカウント数に達するとカウンタCTの出力が
“Ｌ”レベルに反転し期間T2の間、保持される。
のカウント数に達するとカウンタCTの出力が
“Ｌ”レベルに反転し期間T2の間、保持される。
期間T2の状態では、モードセレクタQ2よりス
イツチS12，S13が開閉され（第２図リ，ヌ）、ま
たバツフアゲートG1の出力レベルによりスイツ
チS14，S15がスイツチS12，S13とは相補的に開閉
される。（第２図リ，ヌ）。この場合にはセンサ容
量C1，C2に共通して可変電圧Ｖが印加され（第
２図ニ，ホ）るのでこの点を考慮して(1)式の導出
と同様にして、バツフアゲートG1の入力端の電
位変化e2（＝e2′）を求めると次の様になる。
イツチS12，S13が開閉され（第２図リ，ヌ）、ま
たバツフアゲートG1の出力レベルによりスイツ
チS14，S15がスイツチS12，S13とは相補的に開閉
される。（第２図リ，ヌ）。この場合にはセンサ容
量C1，C2に共通して可変電圧Ｖが印加され（第
２図ニ，ホ）るのでこの点を考慮して(1)式の導出
と同様にして、バツフアゲートG1の入力端の電
位変化e2（＝e2′）を求めると次の様になる。
e2＝2EC3−（VC1＋VC2）／C1＋C2＋C3 (2)
一方、双方向定電流回路CCによる一定電流ｉ
での電位変化e1に対する放電時間t1と電位変化e2
に対する放電時間t2はそれぞれ次式で与えられ
る。
での電位変化e1に対する放電時間t1と電位変化e2
に対する放電時間t2はそれぞれ次式で与えられ
る。
t1＝（C1＋C2＋C3）e1／ｉ (3)
t2＝（C1＋C2＋C3）e2／ｉ (4)
電位変化e1′、e2′に対する放電時間t1′、t2′はそ
れぞれ(3)(4)式と同じ値で与えられている。
れぞれ(3)(4)式と同じ値で与えられている。
ここで、(1)、(2)式を用いて(3)、(4)式を書き換え
ると、 t1＝2EC3−（EC1＋EC2）／ｉ (5) t2＝2EC3−（VC1＋VC2）／ｉ (6) となる。
ると、 t1＝2EC3−（EC1＋EC2）／ｉ (5) t2＝2EC3−（VC1＋VC2）／ｉ (6) となる。
積分器Q1はカウンタCTの出力パルスのデユテ
イサイクル値に応動して可変電圧Ｖを出力し、
T1＝T2（2nt1＝2nt2）になると可変電圧Ｖはその
増減を停止する。このときの可変電圧Ｖは(5)、(6)
式でt1＝t2とおき、CA＝C1−C2、CB＝C1＋C2とお
くと、 Ｖ＝CA／CBＥ (7) となる。即ち、可変電圧Ｖはセンサ容量の和分の
差に比例した値として得られる。
イサイクル値に応動して可変電圧Ｖを出力し、
T1＝T2（2nt1＝2nt2）になると可変電圧Ｖはその
増減を停止する。このときの可変電圧Ｖは(5)、(6)
式でt1＝t2とおき、CA＝C1−C2、CB＝C1＋C2とお
くと、 Ｖ＝CA／CBＥ (7) となる。即ち、可変電圧Ｖはセンサ容量の和分の
差に比例した値として得られる。
なお、第１図に示す実施例では積分器Q1によ
り自動的にT1＝T2になる様に調整したが、積分
器Q1に依らずとも手動により電圧Ｖを印加しT1
＝T2になる様に調整し、そのときのＶの値から
センサ溶量の和分の差に比例した値を得ることも
できる。
り自動的にT1＝T2になる様に調整したが、積分
器Q1に依らずとも手動により電圧Ｖを印加しT1
＝T2になる様に調整し、そのときのＶの値から
センサ溶量の和分の差に比例した値を得ることも
できる。
第３図はセンサ容量C1，C2に固定容量Cpが付
加された場合の固定容量CPをも消去できる構成
を示したものである。この様な固定容量CPはセ
ンサの可動部と端子配線部などで形成され、特に
小形のセンサになるほどその影響が大きくなる。
加された場合の固定容量CPをも消去できる構成
を示したものである。この様な固定容量CPはセ
ンサの可動部と端子配線部などで形成され、特に
小形のセンサになるほどその影響が大きくなる。
この場合にはコンデンサCA′、CB′は
CA′＝（C1＋CP）−（C2＋CP）
＝C1−C2＝CA (8)
CB′＝（C1＋CP）＋（C2＋CP）
＝C1−C2＋2CP
＝CB＋2CP (9)
となる。
第３図において、バツフアゲートG1の入力端
には固定容量のコンデンサC4の一端が接続され
ている。コンデンサC4の他端にはスイツチS16，
S17が接続されている。スイツチS16はスイツチ
S10と同じくアンドゲートG3の出力により制御さ
れてコンデンサC4の他端に可変電圧Ｖを印加し、
スイツチS17はスイツチS14と同じくバツフアゲー
トG1の出力により制御され基準電圧（ゼロ電圧）
をコンデンサC4の他端に印加する。スイツチS18
はインバータG4の出力により制御され期間T2の
間コンデンサC4の他端に基準電圧を印加する。
には固定容量のコンデンサC4の一端が接続され
ている。コンデンサC4の他端にはスイツチS16，
S17が接続されている。スイツチS16はスイツチ
S10と同じくアンドゲートG3の出力により制御さ
れてコンデンサC4の他端に可変電圧Ｖを印加し、
スイツチS17はスイツチS14と同じくバツフアゲー
トG1の出力により制御され基準電圧（ゼロ電圧）
をコンデンサC4の他端に印加する。スイツチS18
はインバータG4の出力により制御され期間T2の
間コンデンサC4の他端に基準電圧を印加する。
固定容量CPは(8)、(9)式から判るように差動モ
ードのときは消去され、和動モードのときのみ誤
差要因として入つて来るので、スイツチS10，S14
の開閉に対応してスイツチS16，S17を開閉してコ
ンデンサC4に可変電圧Ｖを印加し（第４図ヲ）、
スイツチS12，S13がオン状態の和動モードのとき
にコンデンサC4の他端に基準電位を印加して
（第４図ヲ）いるので、次式が成立する。
ードのときは消去され、和動モードのときのみ誤
差要因として入つて来るので、スイツチS10，S14
の開閉に対応してスイツチS16，S17を開閉してコ
ンデンサC4に可変電圧Ｖを印加し（第４図ヲ）、
スイツチS12，S13がオン状態の和動モードのとき
にコンデンサC4の他端に基準電位を印加して
（第４図ヲ）いるので、次式が成立する。
ECA＋VC4＝VCB＋2VCP (10)
ここで、C4＝2CPに選定しておくと(10)式におけ
る固定容量CPは消去され、可変電圧Ｖはセンサ
容量の和分の差に比例した値として得られる。
る固定容量CPは消去され、可変電圧Ｖはセンサ
容量の和分の差に比例した値として得られる。
第５図は本発明の更に実施例であり、第５図に
おけるスイツチS19のサプライをゼロに選んでい
る点で第３図の場合と異なつている。バツフアゲ
ートG1の入力端には固定容量のコンデンサC5の
一端が接続されている。コンデンサC5の他端に
はスイツチS20，S21が接続されている。スイツチ
S20，S21はスイツチS16，S17と同期して開閉され
るが、スイツチS20のサプライが可変電圧Ｖから
負の電源電圧−Ｅになつている点が第３図と異な
る。スイツチS22もコンデンサC5の他端に接続さ
れている、スイツチS18と同期して開閉される。
おけるスイツチS19のサプライをゼロに選んでい
る点で第３図の場合と異なつている。バツフアゲ
ートG1の入力端には固定容量のコンデンサC5の
一端が接続されている。コンデンサC5の他端に
はスイツチS20，S21が接続されている。スイツチ
S20，S21はスイツチS16，S17と同期して開閉され
るが、スイツチS20のサプライが可変電圧Ｖから
負の電源電圧−Ｅになつている点が第３図と異な
る。スイツチS22もコンデンサC5の他端に接続さ
れている、スイツチS18と同期して開閉される。
この実施例では、スイツチS19のサプライがゼ
ロに選んであるので、差動モードの励振の際には
センサ容量C2を等価的に消去した構成となつて
いる。従つて、 CA＝C1−０・C2 （11） CB＝C1＋C2 （12） の関係において電気量の平衡が達せられる。
ロに選んであるので、差動モードの励振の際には
センサ容量C2を等価的に消去した構成となつて
いる。従つて、 CA＝C1−０・C2 （11） CB＝C1＋C2 （12） の関係において電気量の平衡が達せられる。
第５図における(10)式と同様にして電荷平衡式を
導くと ECA＋VC4−EC5＝VCB＋2VCP−ECP （13） となる。
導くと ECA＋VC4−EC5＝VCB＋2VCP−ECP （13） となる。
ここで、C4＝2CP、C5＝2CPに選定し、（11）、
（12）式を用いると、 Ｖ＝C1／C1＋C2Ｅ （14） を得る。（14）式を変形すると 2V＝C1−C2／C1＋C2Ｅ＋Ｅ （15） となり、センサ容量の和分の差に比例した可変電
圧Ｖを得ることができる。なお、この場合のコン
デンサC5の他端の励振波形は第４図ヲの波高値
Ｖを−Ｅに変えた波形となる。
（12）式を用いると、 Ｖ＝C1／C1＋C2Ｅ （14） を得る。（14）式を変形すると 2V＝C1−C2／C1＋C2Ｅ＋Ｅ （15） となり、センサ容量の和分の差に比例した可変電
圧Ｖを得ることができる。なお、この場合のコン
デンサC5の他端の励振波形は第４図ヲの波高値
Ｖを−Ｅに変えた波形となる。
第６図は本発明の第４の実施例であり、第６図
におけるスイツチS23のサプライを＋Ｅに変更し
てある点で第１図のスイツチS15のサプライがゼ
ロであるのと異なる。この場合の各部の電圧波形
の変化を第７図に示す。
におけるスイツチS23のサプライを＋Ｅに変更し
てある点で第１図のスイツチS15のサプライがゼ
ロであるのと異なる。この場合の各部の電圧波形
の変化を第７図に示す。
この波形図と第２図に示す波形図を比較する
と、(1)、(2)式中のセンサ容量C2の電気量に次の
変化を与えたことを示しているのがわかる。
と、(1)、(2)式中のセンサ容量C2の電気量に次の
変化を与えたことを示しているのがわかる。
−EC2→−2EC2
VC2→VC2−EC2
この変更により(1)、(2)式は次の様になる。
e1＝2EC3−｛（EC1＋EC2）−EC2｝／C1＋C2＋C3（1
6） e2＝2EC3−｛（VC1＋VC2）−EC2｝／C1＋C2＋C3（1
7） （16）、（17）式と(3)、(4)式とを用いてt1＝t2の
平衡条件を求めると、(7)式と同一の式になり、可
変電圧Ｖはセンサ容量の和分の差に比例した値と
して得られる。
6） e2＝2EC3−｛（VC1＋VC2）−EC2｝／C1＋C2＋C3（1
7） （16）、（17）式と(3)、(4)式とを用いてt1＝t2の
平衡条件を求めると、(7)式と同一の式になり、可
変電圧Ｖはセンサ容量の和分の差に比例した値と
して得られる。
以上、第１図と第６図とを対比して示した如
く、期間T1の差動モードの期間と期間T2の和動
モードの期間とに共通に操作されるスイツチS15，
S23へのサプライ電圧は任意の値で良いことが判
る。スイツチS14の場合も同様である。ただし、
スイツチS23に＋Ｅを与えた第６図の実施例では
放電時間t1，t2に対してセンサ容量C2の値に関連
した第３の成分を含むことになり、(3)、(4)式に対
して、次の（18）、（19）式になる。
く、期間T1の差動モードの期間と期間T2の和動
モードの期間とに共通に操作されるスイツチS15，
S23へのサプライ電圧は任意の値で良いことが判
る。スイツチS14の場合も同様である。ただし、
スイツチS23に＋Ｅを与えた第６図の実施例では
放電時間t1，t2に対してセンサ容量C2の値に関連
した第３の成分を含むことになり、(3)、(4)式に対
して、次の（18）、（19）式になる。
t1＝（2EC3−ECA＋EC2）／ｉ （18）
t2＝（2EC3−VCA＋EC2）／ｉ （19）
なお、第６図に示す実施例においても、第１図
の実施例から第３図の実施例へ変更したのと同様
に、固定容量を付加して特性を変更することがで
きる。
の実施例から第３図の実施例へ変更したのと同様
に、固定容量を付加して特性を変更することがで
きる。
＜発明の効果＞
以上、実施例と共に具体的に説明した様に本発
明によれば、センサ容量の容量差を信号変換する
期間と容量和を信号変換する期間とを設けて信号
変換する構成としたので、信号変換の後の演算が
単なる比較演算に簡略化され、従来の如くセンサ
容量の信号変換の後に和と差を算出する必要がな
く、信号変換部で生ずるバイアス的誤差を除去す
ることができる。
明によれば、センサ容量の容量差を信号変換する
期間と容量和を信号変換する期間とを設けて信号
変換する構成としたので、信号変換の後の演算が
単なる比較演算に簡略化され、従来の如くセンサ
容量の信号変換の後に和と差を算出する必要がな
く、信号変換部で生ずるバイアス的誤差を除去す
ることができる。
更に、モードセレクト手段により差動モードと
移動モードを切換え、これ等の各モード期間が等
しくなる様に和動モードに電圧を印加するように
したので、この電圧からセンサ容量の和分の差を
知ることができる。
移動モードを切換え、これ等の各モード期間が等
しくなる様に和動モードに電圧を印加するように
したので、この電圧からセンサ容量の和分の差を
知ることができる。
第１図は本発明の第１の実施例を示す回路図、
第２図は第１図に示す実施例の各部の波形を示す
波形図、第３図は本発明の第２の実施例を示す回
路図、第４図は第３図に示す実施例の各部の波形
を示す波形図、第５図は本発明の第３の実施例を
示す回路図、第６図は本発明の第４の実施例を示
す回路図、第７図は第６図の実施例の各部の波形
を示す波形図である。 G1……バツフアゲート、G2，Ｇ，4，G6……イ
ンバータ、G3，G5……アンドゲート、CT……カ
ウンタ、Q1……積分器、Q2……モードセレクタ、
S10〜S23……スイツチ、C1，C2……センサ容量、
CP……固定容量、Ｖ……可変電圧、C3，C4，C5
……コンデンサ。
第２図は第１図に示す実施例の各部の波形を示す
波形図、第３図は本発明の第２の実施例を示す回
路図、第４図は第３図に示す実施例の各部の波形
を示す波形図、第５図は本発明の第３の実施例を
示す回路図、第６図は本発明の第４の実施例を示
す回路図、第７図は第６図の実施例の各部の波形
を示す波形図である。 G1……バツフアゲート、G2，Ｇ，4，G6……イ
ンバータ、G3，G5……アンドゲート、CT……カ
ウンタ、Q1……積分器、Q2……モードセレクタ、
S10〜S23……スイツチ、C1，C2……センサ容量、
CP……固定容量、Ｖ……可変電圧、C3，C4，C5
……コンデンサ。
Claims (1)
- １ 物理量に応じて変化する１対のセンサ容量
と、前記センサ容量の各一端が接続され所定の閾
値を越えた入力電圧の変化に応答して出力レベル
を変えるゲート手段と、前記ゲート手段の入力端
へ正帰還回路を形成する固定容量手段と、前記固
定容量手段の正帰還によつて発生する前記入力電
圧を放電させて前記閾値に引き戻すための負帰還
手段と、前記ゲート手段の出力レベルの変化を所
定回数だけ計数する計数手段と、前記計数手段の
出力パルスのレベルにより前記センサ容量への励
振モードを変更するモードセレクト手段と、前記
モードセレクト手段の出力と前記ゲート手段の出
力を受けて１対の前記センサ容量を差動的に励振
しその容量差に応じた電気量を前記センサ容量の
各他端より前記入力端に印加する差動励振手段
と、前記モードセレクト手段の出力と前記積分手
段の出力を受けて１対の前記センサ容量を和動的
に励振しその容量和に応じた電気量を前記センサ
容量の各他端より前記入力端に印加する和動励振
手段とを具備し前記容量和と容量差の比に関連し
た信号を出力する容量式変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13374685A JPS61292013A (ja) | 1985-06-19 | 1985-06-19 | 容量式変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13374685A JPS61292013A (ja) | 1985-06-19 | 1985-06-19 | 容量式変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61292013A JPS61292013A (ja) | 1986-12-22 |
| JPH0412815B2 true JPH0412815B2 (ja) | 1992-03-05 |
Family
ID=15111958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13374685A Granted JPS61292013A (ja) | 1985-06-19 | 1985-06-19 | 容量式変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61292013A (ja) |
-
1985
- 1985-06-19 JP JP13374685A patent/JPS61292013A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61292013A (ja) | 1986-12-22 |
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