JPH0448280B2 - - Google Patents
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- JPH0448280B2 JPH0448280B2 JP22135485A JP22135485A JPH0448280B2 JP H0448280 B2 JPH0448280 B2 JP H0448280B2 JP 22135485 A JP22135485 A JP 22135485A JP 22135485 A JP22135485 A JP 22135485A JP H0448280 B2 JPH0448280 B2 JP H0448280B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- output level
- change
- signal transmission
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Arrangements For Transmission Of Measured Signals (AREA)
- Transmission And Conversion Of Sensor Element Output (AREA)
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、圧力などの物理量の変化に基づく変
位を静電容量を介して電気信号に変換する容量式
差圧伝送器に係り、特にセンサの周辺に形成され
る分布容量の影響を排除した容量式差圧伝送器に
関する。
位を静電容量を介して電気信号に変換する容量式
差圧伝送器に係り、特にセンサの周辺に形成され
る分布容量の影響を排除した容量式差圧伝送器に
関する。
〈従来技術〉
かかる容量式差圧伝送器は、各種のプロセスの
流量または圧力などを静電容量の変化として検出
し、これを電気信号に変換の上、遠方の受信部な
どへ伝送するときなどに用いられている。
流量または圧力などを静電容量の変化として検出
し、これを電気信号に変換の上、遠方の受信部な
どへ伝送するときなどに用いられている。
この様な従来の容量式差圧伝送器の１例を第４
図に示し、これについて説明する。
図に示し、これについて説明する。
移動電極１０と対向して固定電極１１，１２が
配置され、センサ容量として機能する静電容量
C1，C2が形成されている。また、移動電極１０
とケースとの間には分布容量Csが形成されてい
る。
配置され、センサ容量として機能する静電容量
C1，C2が形成されている。また、移動電極１０
とケースとの間には分布容量Csが形成されてい
る。
静電容量C1とC2の接続点はインバータG1の入
力端に接続され、その出力端と入力端との間には
定値電流制限回路CC1が負帰還接続されている。
インバータG1の出力端はｎビツトのカウンタ
CT1の入力端CLに接続され、その出力端Qoはナ
ンドゲートG2を介して静電容量C1の第１電極を
形成する固定電極１１に接続され、同時にインバ
ータG3、ナンドゲートG4を介して静電容量C2の
第２電極を形成する固定電極１２に接続されてい
る。更に、ナンドゲートG2，G4の入力の他端は
インバータG1の出力端と接続されている。
力端に接続され、その出力端と入力端との間には
定値電流制限回路CC1が負帰還接続されている。
インバータG1の出力端はｎビツトのカウンタ
CT1の入力端CLに接続され、その出力端Qoはナ
ンドゲートG2を介して静電容量C1の第１電極を
形成する固定電極１１に接続され、同時にインバ
ータG3、ナンドゲートG4を介して静電容量C2の
第２電極を形成する固定電極１２に接続されてい
る。更に、ナンドゲートG2，G4の入力の他端は
インバータG1の出力端と接続されている。
この様な構成によりナンドゲートG2と静電容
量C1とでインバータG1への第１の正帰還ループ、
ナンドゲートG4と静電容量C2とでインバータG1
への第２の正帰還ループを形成し、これ等のルー
プをカウンタCT1の出力によりナンドゲートG2，
G4を介して交互に切替えて発振を継続させてい
る。カウンタCT1の出力はフイルタ回路FC1によ
り平滑する。
量C1とでインバータG1への第１の正帰還ループ、
ナンドゲートG4と静電容量C2とでインバータG1
への第２の正帰還ループを形成し、これ等のルー
プをカウンタCT1の出力によりナンドゲートG2，
G4を介して交互に切替えて発振を継続させてい
る。カウンタCT1の出力はフイルタ回路FC1によ
り平滑する。
いま、第５図Ａに示す様にナンドゲートG2の
出力Ａをハイレベル“Ｈ”とし、ここに電圧＋Ｅ
が生じているときは、その立上りにより静電容量
C1と分布容量Csと静電容量C2との合成容量Ctが
直列に充電され、インバータG1の入力端は急激
に一定電圧に達し第５図Ｂの通り、ほぼ垂直に立
上る。従つて、インバータG1のスレシユホール
ドレベルVTHを基準とした分布容量Csの端子電圧
の変化e10は次式で示される。
出力Ａをハイレベル“Ｈ”とし、ここに電圧＋Ｅ
が生じているときは、その立上りにより静電容量
C1と分布容量Csと静電容量C2との合成容量Ctが
直列に充電され、インバータG1の入力端は急激
に一定電圧に達し第５図Ｂの通り、ほぼ垂直に立
上る。従つて、インバータG1のスレシユホール
ドレベルVTHを基準とした分布容量Csの端子電圧
の変化e10は次式で示される。
e10＝C1／C1＋CtＥ (1)
このときインバータG1の出力Ｃはローレベル
“Ｌ”になつているが、インバータG1の入出力端
間に定値電流制限回路CC1が接続されているの
で、分布容量Csおよび静電容量C2の充電電荷は
定値電流制限回路CC1およびインバータG1の出力
インピーダンスを介して直ちに放電を開始する。
しかし、この放電による放電電流ｉは定値電流制
限回路CC1により一定の電流値に規制されるの
で、第５図Ｂに示す様にインバータG1の入力端
の電圧は直線的に低下する。スレシユホールドレ
ベルVTHまで減少するに必要とされる放電時間t10
は次式から得られる。
“Ｌ”になつているが、インバータG1の入出力端
間に定値電流制限回路CC1が接続されているの
で、分布容量Csおよび静電容量C2の充電電荷は
定値電流制限回路CC1およびインバータG1の出力
インピーダンスを介して直ちに放電を開始する。
しかし、この放電による放電電流ｉは定値電流制
限回路CC1により一定の電流値に規制されるの
で、第５図Ｂに示す様にインバータG1の入力端
の電圧は直線的に低下する。スレシユホールドレ
ベルVTHまで減少するに必要とされる放電時間t10
は次式から得られる。
it10＝e10（C1＋Ct） (2)
(1)，(2)式から
t10＝C1Ｅ／ｉ (3)
となる。
インバータG1のスレシユホールドレベルVTHに
電圧が低下すると、インバータG1の出力Ｃは反
転し、“Ｈ”レベルとなる（第５図Ｃ）結果、ナ
ンドゲートG2の出力Ａは“Ｌ”レベルとなり、
インバータG1の入力端の電圧は(1)式と同値で逆
極性の値e′10となる。この後、定値電流制限回路
CC1により逆極性の放電が直線的に行なわれる。
この結果、インバータG1のスレシユホールドレ
ベルVTHに達するとインバータG1の出力Ｃは第５
図Ｃに示すように反転する。この逆極性の放電も
一定値の電流ｉで行なわれるので、放電時間t′10
もt10と等しくなり t10＝t′10 (4) となる。
電圧が低下すると、インバータG1の出力Ｃは反
転し、“Ｈ”レベルとなる（第５図Ｃ）結果、ナ
ンドゲートG2の出力Ａは“Ｌ”レベルとなり、
インバータG1の入力端の電圧は(1)式と同値で逆
極性の値e′10となる。この後、定値電流制限回路
CC1により逆極性の放電が直線的に行なわれる。
この結果、インバータG1のスレシユホールドレ
ベルVTHに達するとインバータG1の出力Ｃは第５
図Ｃに示すように反転する。この逆極性の放電も
一定値の電流ｉで行なわれるので、放電時間t′10
もt10と等しくなり t10＝t′10 (4) となる。
これ等の関係は、カウンタCT1による所定値の
カウントの後、カウンタCT1の出力により静電容
量C2側に切替えられていても同様であるので、
次式が成立する。
カウントの後、カウンタCT1の出力により静電容
量C2側に切替えられていても同様であるので、
次式が成立する。
t20＝C2Ｅ／ｉ (5)
従つて、カウンタCT1の出力Qoから得られる
パルス信号の“Ｈ”期間は静電容量C1に、“Ｌ”
期間は静電容量C2に対応したものとなり、これ
をフイルタ回路FC1で平均化すれば、パルス信号
のデユテイ比に関連したC1／（C1＋C2）の演算
結果となる。この演算結果は、移動電極１０の変
位つまり差圧（PH−PL）に比例した値を与える。
しかも分布容量Csは除去されている。
パルス信号の“Ｈ”期間は静電容量C1に、“Ｌ”
期間は静電容量C2に対応したものとなり、これ
をフイルタ回路FC1で平均化すれば、パルス信号
のデユテイ比に関連したC1／（C1＋C2）の演算
結果となる。この演算結果は、移動電極１０の変
位つまり差圧（PH−PL）に比例した値を与える。
しかも分布容量Csは除去されている。
〈発明が解決しようとする問題点〉
しかしながら、移動電極１０とケースとの間に
分布する分布容量Csは従来技術により除去するこ
とはできるが、移動電極１０と変換回路との間に
形成される分布容量、例えば第４図に示すように
定値電流制限回路CC1の両端に分布容量Cs0が形
成されると誤差となる。分布容量Cs0が定値電流
制限回路CC1の両端に形成された場合には、(1)式
を考慮すると静電容量C1側に切替えた場合と静
電容量C2側に切替えた場合とで生ずるインバー
タG1の入力端の電圧変化e10とe20とが異なるた
め、定値電流制限回路CC1を分布容量Cs0でバイ
パスして流れる電流が静電容量C1側とC2側で異
なることになり誤差要因を形成する欠点がある。
分布する分布容量Csは従来技術により除去するこ
とはできるが、移動電極１０と変換回路との間に
形成される分布容量、例えば第４図に示すように
定値電流制限回路CC1の両端に分布容量Cs0が形
成されると誤差となる。分布容量Cs0が定値電流
制限回路CC1の両端に形成された場合には、(1)式
を考慮すると静電容量C1側に切替えた場合と静
電容量C2側に切替えた場合とで生ずるインバー
タG1の入力端の電圧変化e10とe20とが異なるた
め、定値電流制限回路CC1を分布容量Cs0でバイ
パスして流れる電流が静電容量C1側とC2側で異
なることになり誤差要因を形成する欠点がある。
〈問題点を解決するための手段〉
この発明は、以上の問題点を解決し、更に差圧
に対応するアナログ電圧をデジタル的にマイクロ
コンピユータ信号処理してアナログ量として負荷
に伝送する場合に生ずるアナログ・デジタル変換
手段に基因する変換誤差を除去するため、差圧に
応じて変化する第１および第２センサ容量と、こ
のセンサ容量の各一端が接続された共通接続点に
入力端が接続され所定の閾値を越えた入力電圧の
変化に応答して出力レベルを変える検出ゲート手
段と、この検出ゲート手段の出力レベルの変化に
応答して共通接続点へ負帰還電流を供給する負帰
還手段と、検出ゲート手段の出力レベルの変化周
期の所定回数ごとに出力レベルを変える計数手段
と、この計数手段の出力レベルの変化によつて第
１および第２センサ容量のいずれか一方を選択し
て検出ゲート手段の出力レベルの変化を伝達し第
１および第２センサ容量の各他端を励振する第１
および第２励振ゲートと、計数手段の出力レベル
に対応して第１および第２励振ゲートの附勢電圧
を漸減漸増して第１および第２センサ容量への励
振振幅を変更操作する操作手段と、アナログ・デ
ジタル変換手段と負荷にアナログ信号を伝送する
信号伝送手段とを備えたマイクロコンピユータ
と、このマイクロコンピユータにより制御され信
号伝送手段の出力値を電圧信号に変換して返送す
る返送手段と、この返送手段と操作手段の各出力
とをアナログ・デジタル変換手段を介してマイク
ロコンピユータに読込みこれ等の各出力を所定の
関係に制御することにより信号伝送手段の出力値
を与える構成としたものである。
に対応するアナログ電圧をデジタル的にマイクロ
コンピユータ信号処理してアナログ量として負荷
に伝送する場合に生ずるアナログ・デジタル変換
手段に基因する変換誤差を除去するため、差圧に
応じて変化する第１および第２センサ容量と、こ
のセンサ容量の各一端が接続された共通接続点に
入力端が接続され所定の閾値を越えた入力電圧の
変化に応答して出力レベルを変える検出ゲート手
段と、この検出ゲート手段の出力レベルの変化に
応答して共通接続点へ負帰還電流を供給する負帰
還手段と、検出ゲート手段の出力レベルの変化周
期の所定回数ごとに出力レベルを変える計数手段
と、この計数手段の出力レベルの変化によつて第
１および第２センサ容量のいずれか一方を選択し
て検出ゲート手段の出力レベルの変化を伝達し第
１および第２センサ容量の各他端を励振する第１
および第２励振ゲートと、計数手段の出力レベル
に対応して第１および第２励振ゲートの附勢電圧
を漸減漸増して第１および第２センサ容量への励
振振幅を変更操作する操作手段と、アナログ・デ
ジタル変換手段と負荷にアナログ信号を伝送する
信号伝送手段とを備えたマイクロコンピユータ
と、このマイクロコンピユータにより制御され信
号伝送手段の出力値を電圧信号に変換して返送す
る返送手段と、この返送手段と操作手段の各出力
とをアナログ・デジタル変換手段を介してマイク
ロコンピユータに読込みこれ等の各出力を所定の
関係に制御することにより信号伝送手段の出力値
を与える構成としたものである。
〈実施例〉
以下、本発明の実施例について図面に基づき説
明する。
明する。
第１図は本発明の一実施例を示す全体のブロツ
ク図である。移動電極１０は検出ゲート手段とし
てのバツフアゲートG5の入力端に接続されてお
り、その出力端はインバータG6と定値電流制限
回路CC1を介してバツフアゲートG5の入力端に負
帰還接続されている。
ク図である。移動電極１０は検出ゲート手段とし
てのバツフアゲートG5の入力端に接続されてお
り、その出力端はインバータG6と定値電流制限
回路CC1を介してバツフアゲートG5の入力端に負
帰還接続されている。
また、バツフアゲートG5の出力端は計数手段
としてのカウンタCT2の入力端CLに接続されて
いる。カウンタCT2の任意ビツトの出力端Qoと
その反転出力端oはそれぞれ励振ゲートとして
機能するアンドゲートG7，G8の入力の一端に接
続されている。なお、カウンタCT2は２進あるい
は10進などの任意構造のものを用いることができ
る。
としてのカウンタCT2の入力端CLに接続されて
いる。カウンタCT2の任意ビツトの出力端Qoと
その反転出力端oはそれぞれ励振ゲートとして
機能するアンドゲートG7，G8の入力の一端に接
続されている。なお、カウンタCT2は２進あるい
は10進などの任意構造のものを用いることができ
る。
アンドゲートG7，G8の入力の他端はそれぞれ
バツフアゲートG5の出力端と接続されている。
アンドゲートG7，G8の各出力端はそれぞれ固定
電極１１，１２と接続され、第１の正帰還ループ
（バツフアゲートG5−アンドゲートG7−静電容量
C1−バツフアゲートG5）と第２の正帰還ループ
（バツフアゲートG5−アンドゲートG8−静電容量
C2−バツフアゲートG5）とが形成されている。
これ等の正帰還ループはカウンタCT2の出力端
Qoと反転出力端oの出力であるループ切換信号
LS１，LS２によりいずれかに切換えられる。
バツフアゲートG5の出力端と接続されている。
アンドゲートG7，G8の各出力端はそれぞれ固定
電極１１，１２と接続され、第１の正帰還ループ
（バツフアゲートG5−アンドゲートG7−静電容量
C1−バツフアゲートG5）と第２の正帰還ループ
（バツフアゲートG5−アンドゲートG8−静電容量
C2−バツフアゲートG5）とが形成されている。
これ等の正帰還ループはカウンタCT2の出力端
Qoと反転出力端oの出力であるループ切換信号
LS１，LS２によりいずれかに切換えられる。
カウンタCT2の反転出力端oは積分回路Q1の
入力端に印加され、積分回路Q1はカウンタCT2
の出力端Qoのハイレベル期間が反転出力端oの
ハイレベル期間より長いときは積分回路Q1の出
力端の電位は漸次上昇し、逆のときは漸次下降す
る可変電圧Ｖを発生し、アンドゲートG7，G8を
付勢する。
入力端に印加され、積分回路Q1はカウンタCT2
の出力端Qoのハイレベル期間が反転出力端oの
ハイレベル期間より長いときは積分回路Q1の出
力端の電位は漸次上昇し、逆のときは漸次下降す
る可変電圧Ｖを発生し、アンドゲートG7，G8を
付勢する。
アンドゲートG7，G8は例えばＣ−MOSデバイ
スが使用され、その論理出力レベルは付勢電圧値
＋ＥとＶ、あるいはＶ，−Ｅで提供される。可変
電圧Ｖは付勢される固定の電圧＋Ｅの範囲の中に
ある値である。
スが使用され、その論理出力レベルは付勢電圧値
＋ＥとＶ、あるいはＶ，−Ｅで提供される。可変
電圧Ｖは付勢される固定の電圧＋Ｅの範囲の中に
ある値である。
移動電極１０とバツフアゲートG5の出力端と
の間および移動電極１０とインバータG6の出力
端との間に挿入されている分布容量Cs1，Cs2は移
動電極１０に結合する電子部品の内部もしくは部
品のリード線に分布するいわゆる部品の電極間分
布容量を代表して示したものである。
の間および移動電極１０とインバータG6の出力
端との間に挿入されている分布容量Cs1，Cs2は移
動電極１０に結合する電子部品の内部もしくは部
品のリード線に分布するいわゆる部品の電極間分
布容量を代表して示したものである。
バツフアゲートG5、インバータG6、カウンタ
CT2、積分回路Q1はＣ−MOSデバイスで構成さ
れ、±Ｅの固定の電圧で付勢されている。
CT2、積分回路Q1はＣ−MOSデバイスで構成さ
れ、±Ｅの固定の電圧で付勢されている。
X1，X2はマルチプレクサであり、可変電圧Ｖ
はマルチプレクサX1およびアナログ・デジタル
変換器ADCを介してマイクロコンピユータ
μCOMに入力されている。マルチプレクサX1，
X2はマイクロコンピユータμCOMより与えられ
る選択信号MSSにより選択される。マイクロコ
ンピユータμCOMでは後述する演算を実行してア
ナログの信号伝送回路ASCに出力し、ここで例
えば４〜20mAの統一電流に変換され、ライン
L1，L2を介して伝送される。
はマルチプレクサX1およびアナログ・デジタル
変換器ADCを介してマイクロコンピユータ
μCOMに入力されている。マルチプレクサX1，
X2はマイクロコンピユータμCOMより与えられ
る選択信号MSSにより選択される。マイクロコ
ンピユータμCOMでは後述する演算を実行してア
ナログの信号伝送回路ASCに出力し、ここで例
えば４〜20mAの統一電流に変換され、ライン
L1，L2を介して伝送される。
ラインL1，L2を流れる電流は返送回路ARCに
より対応する電圧に変換されてマルチプレクサ
X2およびアナログ・デジタル変換器ADCを介し
てマイクロコンピユータに読込まれる。
より対応する電圧に変換されてマルチプレクサ
X2およびアナログ・デジタル変換器ADCを介し
てマイクロコンピユータに読込まれる。
なお、DSRはマイクロコンピユータμCOMの
計測演算に必要な係数や定数を設定する任意の設
定器である。
計測演算に必要な係数や定数を設定する任意の設
定器である。
次に、以上の如く構成された第１図に示す実施
例の動作を第２図に示す波形図を用いて説明す
る。
例の動作を第２図に示す波形図を用いて説明す
る。
カウンタCT2の出力端Qoおよびoからのルー
プ切換信号LS１，LS２（第２図イ，ロ）により
アンドゲートG7あるいはG8が相補的に開閉され、
静電容量C1側あるいはC2側のいずれかの正帰還
ループが選択されてアンドゲートG7，G8の出力
端には第２図ホ，ヘに示すような電圧が出力され
る。
プ切換信号LS１，LS２（第２図イ，ロ）により
アンドゲートG7あるいはG8が相補的に開閉され、
静電容量C1側あるいはC2側のいずれかの正帰還
ループが選択されてアンドゲートG7，G8の出力
端には第２図ホ，ヘに示すような電圧が出力され
る。
この正帰還ループのいずれかが選択された状態
で、バツフアゲートG5の出力レベルが第２図ニ
の如く変化すると、アンドゲートG7あるいはG8
を介してバツフアゲートG5の入力端には正ある
いは負の電圧変化e1（＝e′1）、e2（＝e′2）が第３図
ハに示すように生ずる。この場合に生ずる電圧変
化e1，e2はバツフアゲートG5の入力端への各容量
を介しての電荷移動を考慮すると次式の如くな
る。
で、バツフアゲートG5の出力レベルが第２図ニ
の如く変化すると、アンドゲートG7あるいはG8
を介してバツフアゲートG5の入力端には正ある
いは負の電圧変化e1（＝e′1）、e2（＝e′2）が第３図
ハに示すように生ずる。この場合に生ずる電圧変
化e1，e2はバツフアゲートG5の入力端への各容量
を介しての電荷移動を考慮すると次式の如くな
る。
e1＝C1（Ｅ−Ｖ）＋Cs1・2E−Cs2・2E／C1＋C2＋Cs
＋Cs1＋Cs2(6) e2＝C2（Ｅ＋Ｖ）＋Cs1・2E−Cs2・2E／C1＋C2＋Cs
＋Cs1＋Cs2(7) この電圧変化e1，e2は、インバータG6と定値電
流制限回路CC1を介してバツフアゲートG5の入力
端に定電流ｉにより第２図ハに示すように一定の
傾斜で時間t1（＝t′1）、t2（＝t′2）を要して負帰還
され、バツフアゲートG5のスレシヨルトレベル
へ引き戻される。この場合の時間t1，t2は以上の
説明から次式の如くなる。
＋Cs1＋Cs2(6) e2＝C2（Ｅ＋Ｖ）＋Cs1・2E−Cs2・2E／C1＋C2＋Cs
＋Cs1＋Cs2(7) この電圧変化e1，e2は、インバータG6と定値電
流制限回路CC1を介してバツフアゲートG5の入力
端に定電流ｉにより第２図ハに示すように一定の
傾斜で時間t1（＝t′1）、t2（＝t′2）を要して負帰還
され、バツフアゲートG5のスレシヨルトレベル
へ引き戻される。この場合の時間t1，t2は以上の
説明から次式の如くなる。
t1＝e1（C1＋C2＋Cs＋Cs1＋Cs2）／ｉ (8)
t2＝e2（C1＋C2＋Cs＋Cs1＋Cs2）／ｉ (9)
ここで、返送回路ARCでの変換定数をK1、出
力電流I0、返送電圧をVfとすれば、 I0＝Vf／K1 (10) となる。
力電流I0、返送電圧をVfとすれば、 I0＝Vf／K1 (10) となる。
また、アナログ・デジタル変換器ADCでの変
換定数をK2、設定器DSRから与えるVf／Ｖ比を
決める変換定数をK3とすれば、 K2Vf＝K2VK3 （11） となる。この式はマイクロコンピユータμCOMが
制御演算を実行する演算式となる。
換定数をK2、設定器DSRから与えるVf／Ｖ比を
決める変換定数をK3とすれば、 K2Vf＝K2VK3 （11） となる。この式はマイクロコンピユータμCOMが
制御演算を実行する演算式となる。
積分回路Q1の可変電圧Ｖの増減はループ切換
信号LS1，LS2の発生時間差となつて現われ、ル
ープ切換信号LS１，LS２の時間幅が等しいとき
に可変電圧Ｖは一定値を保持して安定する。ルー
プ切換信号LS１，LS２の平衡はとりもなおさず
(8)、(9)式のt1とt2の一致にほかならない。従つて
t1＝t2なる条件と(6)〜(9)式とから Ｖ＝ＥC1−C2／C1＋C2 （12） を得る。
信号LS1，LS2の発生時間差となつて現われ、ル
ープ切換信号LS１，LS２の時間幅が等しいとき
に可変電圧Ｖは一定値を保持して安定する。ルー
プ切換信号LS１，LS２の平衡はとりもなおさず
(8)、(9)式のt1とt2の一致にほかならない。従つて
t1＝t2なる条件と(6)〜(9)式とから Ｖ＝ＥC1−C2／C1＋C2 （12） を得る。
ここで、静電容量C1，C2はC0を差圧ΔPがゼロ
のときの静電容量とすると、K4を定数として次
式で示される。
のときの静電容量とすると、K4を定数として次
式で示される。
C1＝C0１／１−K4ΔP （13）
C2＝C0１／１＋K4ΔP （14）
これ等の式を（12）式に代入すると、
Ｖ＝K4Ｅ・ΔP （15）
となる。
(10)、（16）式を（15）式に代入すると、
I0＝K3K4／K1Ｅ・ΔP （16）
となり、出力電流I0は差圧ΔPに比例する。しか
もこの（16）式には移動電圧１０に結合する電子
部品との間の分布容量Cs1，Cs2が含まれておら
ず、これ等の分布容量の影響を除去されている。
また、アナログ・デジタル変換器ADCの変換定
数K2をも含まない。
もこの（16）式には移動電圧１０に結合する電子
部品との間の分布容量Cs1，Cs2が含まれておら
ず、これ等の分布容量の影響を除去されている。
また、アナログ・デジタル変換器ADCの変換定
数K2をも含まない。
なお、第２図トはインバータG6の出力波形を
示している。
示している。
第３図は信号伝送回路と返送回路の具体的構成
を示す。
を示す。
外部電源Ebには、出力トランジスタQ2と電流
制限抵抗R1との直列回路に３端子レギユレータ
Q3が並列接続された回路、帰還抵抗R5および負
荷抵抗RLが直列に接続されている。３端子レギ
ユレータQ3の出力端には安定化された出力電圧
を得て、この出力電圧は抵抗R2，R3で分圧され
て、回路コモンCOM、＋Ｅ，−Ｅの３レベルの電
圧とされる。抵抗R2，R3の間および抵抗R3とケ
ースとの間にはそれぞれバイパス用のコンデンサ
Cb1，Cb2，Cb3が接続されている。
制限抵抗R1との直列回路に３端子レギユレータ
Q3が並列接続された回路、帰還抵抗R5および負
荷抵抗RLが直列に接続されている。３端子レギ
ユレータQ3の出力端には安定化された出力電圧
を得て、この出力電圧は抵抗R2，R3で分圧され
て、回路コモンCOM、＋Ｅ，−Ｅの３レベルの電
圧とされる。抵抗R2，R3の間および抵抗R3とケ
ースとの間にはそれぞれバイパス用のコンデンサ
Cb1，Cb2，Cb3が接続されている。
演算増幅器Q4、抵抗R4、コンデンサCiで積分
回路を構成し、演算増幅器Q4は電圧±Ｅで付勢
され、その非反転入力端（＋）は抵抗R2とR3と
の接続点に接続されると共に回路コモンCOMと
も接続されている。マイクロコンピユータμCOM
からは制御出力USDが抵抗R4を介して演算増幅
器Q4の反転入力端（−）に印加され、これと出
力端との間に接続されたコンデンサCiにより積分
演算される。演算増幅器Q4の出力端は出力トラ
ンジスタQ2のゲートに接続され、制御出力USD
に対応して出力トランジスタQ2のインピーダン
スを変え、出力電流I0を制御する。
回路を構成し、演算増幅器Q4は電圧±Ｅで付勢
され、その非反転入力端（＋）は抵抗R2とR3と
の接続点に接続されると共に回路コモンCOMと
も接続されている。マイクロコンピユータμCOM
からは制御出力USDが抵抗R4を介して演算増幅
器Q4の反転入力端（−）に印加され、これと出
力端との間に接続されたコンデンサCiにより積分
演算される。演算増幅器Q4の出力端は出力トラ
ンジスタQ2のゲートに接続され、制御出力USD
に対応して出力トランジスタQ2のインピーダン
スを変え、出力電流I0を制御する。
返送回路ARCでは帰還抵抗Rfにより出力電流
I0が返送電圧Vfに変換される。この返送電圧Vfは
マルチプレクサX2およびアナログ・デジタル変
換器ADCを介してマイクロコンピユータμCOM
に読み込まれる。
I0が返送電圧Vfに変換される。この返送電圧Vfは
マルチプレクサX2およびアナログ・デジタル変
換器ADCを介してマイクロコンピユータμCOM
に読み込まれる。
〈発明の効果〉
以上、実施例とともに具体的に説明したように
本発明によれば、移動電極に結合する電子部品と
の間に形成される分布容量を除去すると共に差圧
に対応するアナログ電圧をデジタル的にマイクロ
コンピユータにより信号処理してアナログ量とし
て負荷に伝送する場合に生ずるアナログ・デジタ
ル変換手段に基因する変換誤差をも除去し、精度
の高い容量式差圧伝送器が実現できる。
本発明によれば、移動電極に結合する電子部品と
の間に形成される分布容量を除去すると共に差圧
に対応するアナログ電圧をデジタル的にマイクロ
コンピユータにより信号処理してアナログ量とし
て負荷に伝送する場合に生ずるアナログ・デジタ
ル変換手段に基因する変換誤差をも除去し、精度
の高い容量式差圧伝送器が実現できる。
第１図は本発明の一実施例を示すブロツク図、
第２図は第１図における実施例の各部の波形を示
す波形図、第３図は第１図における信号伝送回路
と返送回路の具体的構成を示すブロツク図、第４
図は従来の容量式差圧伝送器の構成を示すブロツ
ク図、第５図は第４図における各部の波形を示す
波形図である。 １０……移動電極、１１，１２……固定電極、
G5……バツフアゲート、G6……インバータ、G7，
G8……アンドゲート、CC1……定値電流制限回
路、C1，C2……静電容量、Cs，Cs1，Cs2……分布
容量、μCOM……マイクロコンピユータ、ADC
……アナログ・デジタル変換器、ASC……信号
伝送回路、ARC……返送回路、DSR……設定器、
CT1，CT2……カウンタ、LS１，LS２……ルー
プ切換信号、MSS……選択信号、Ｖ……可変電
圧。
第２図は第１図における実施例の各部の波形を示
す波形図、第３図は第１図における信号伝送回路
と返送回路の具体的構成を示すブロツク図、第４
図は従来の容量式差圧伝送器の構成を示すブロツ
ク図、第５図は第４図における各部の波形を示す
波形図である。 １０……移動電極、１１，１２……固定電極、
G5……バツフアゲート、G6……インバータ、G7，
G8……アンドゲート、CC1……定値電流制限回
路、C1，C2……静電容量、Cs，Cs1，Cs2……分布
容量、μCOM……マイクロコンピユータ、ADC
……アナログ・デジタル変換器、ASC……信号
伝送回路、ARC……返送回路、DSR……設定器、
CT1，CT2……カウンタ、LS１，LS２……ルー
プ切換信号、MSS……選択信号、Ｖ……可変電
圧。
Claims (1)
- １ 差圧に応じて変化する第１および第２センサ
容量と、このセンサ容量の各一端が接続された共
通接続点に入力端が接続され所定の閾値を越えた
入力電圧の変化に応答して出力レベルを変える検
出ゲート手段と、この検出ゲート手段の出力レベ
ルの変化に応答して前記共通接続点へ負帰還電流
を供給する負帰還手段と、前記検出ゲート手段の
出力レベルの変化周期の所定回数ごとに出力レベ
ルを変える計数手段と、この計数手段の出力レベ
ルの変化によつて前記第１および第２センサ容量
のいずれか一方を選択して前記検出ゲート手段の
出力レベルの変化を伝達し前記第１および第２セ
ンサ容量の各他端を励振する第１および第２励振
ゲートと、前記計数手段の出力レベルに対応して
前記第１および第２励振ゲートの附勢電圧を漸減
漸増して前記第１および第２センサ容量への励振
振幅を変更操作する操作手段と、アナログ・デジ
タル変換手段と負荷にアナログ信号を伝送する信
号伝送手段とを備えたマイクロコンピユータと、
このマイクロコンピユータにより制御され前記信
号伝送手段の出力値を電圧信号に変換して返送す
る返送手段と、この返送手段と前記操作手段の各
出力とを前記アナログ・デジタル変換手段を介し
て前記マイクロコンピユータに読込みこれ等の各
出力を所定の関係に制御することにより前記信号
伝送手段の出力値を与える容量式差圧伝送器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22135485A JPS6280798A (ja) | 1985-10-04 | 1985-10-04 | 容量式差圧伝送器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22135485A JPS6280798A (ja) | 1985-10-04 | 1985-10-04 | 容量式差圧伝送器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6280798A JPS6280798A (ja) | 1987-04-14 |
| JPH0448280B2 true JPH0448280B2 (ja) | 1992-08-06 |
Family
ID=16765485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22135485A Granted JPS6280798A (ja) | 1985-10-04 | 1985-10-04 | 容量式差圧伝送器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6280798A (ja) |
-
1985
- 1985-10-04 JP JP22135485A patent/JPS6280798A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6280798A (ja) | 1987-04-14 |
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