JPH04132231A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH04132231A JPH04132231A JP25198890A JP25198890A JPH04132231A JP H04132231 A JPH04132231 A JP H04132231A JP 25198890 A JP25198890 A JP 25198890A JP 25198890 A JP25198890 A JP 25198890A JP H04132231 A JPH04132231 A JP H04132231A
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- Japan
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- pattern
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は画像表示装置等の駆動に使用される薄膜トラン
ジスタに関するものである。
ジスタに関するものである。
［従来の技術］
近年平面デイスプレィ等の画像表示素子への応用を目的
とした薄膜トランジスタ（ＴＰＴ）の開発が活発に行わ
れている。デイスプレィの大型化、さらには周辺駆動回
路のＴＦＴ化に対応するためＴＰＴ動作速度の向上が望
まれている。ＴＰＴの動作速度を向上させるためにゲー
ト・ドレイン間の寄生容量を減少させる試みが行われて
いるが、ソース・トレイン電極をゲート電極と自己整合
的に形成する方法はきわめて有効な方法である。
とした薄膜トランジスタ（ＴＰＴ）の開発が活発に行わ
れている。デイスプレィの大型化、さらには周辺駆動回
路のＴＦＴ化に対応するためＴＰＴ動作速度の向上が望
まれている。ＴＰＴの動作速度を向上させるためにゲー
ト・ドレイン間の寄生容量を減少させる試みが行われて
いるが、ソース・トレイン電極をゲート電極と自己整合
的に形成する方法はきわめて有効な方法である。
ソース・ドレイン領域をイオン注入法によりゲート電極
と自己整合的に形成する従来の自己整合型ＴＰＴの製造
方法を、レーザー多結晶化半導体ＴＰＴを例にとって、
第５図（ａ）、（ｂ）を参照しながら説明する。
と自己整合的に形成する従来の自己整合型ＴＰＴの製造
方法を、レーザー多結晶化半導体ＴＰＴを例にとって、
第５図（ａ）、（ｂ）を参照しながら説明する。
絶縁性を有する基板５１上にパッシベーション膜５２、
非晶質半導体９層５３を積層しく第５図（ａ） ） 、
レーザー光照射多結晶化を行い、フォトリソグラフィー
により多結晶半導体薄膜５６のパターンを形成、その上
にゲート絶縁膜５４゜ゲート電極材料５５を積層し、再
びフォトリソグラフィーによりゲート電極のパターンを
形成。
非晶質半導体９層５３を積層しく第５図（ａ） ） 、
レーザー光照射多結晶化を行い、フォトリソグラフィー
により多結晶半導体薄膜５６のパターンを形成、その上
にゲート絶縁膜５４゜ゲート電極材料５５を積層し、再
びフォトリソグラフィーによりゲート電極のパターンを
形成。
ゲート絶縁層もゲート電極と同じパターンにエツチング
する（第５図（ｂ） ） 、ここでイオン注入法により
ゲート電極をマスクに多結晶半導体層５６に不純物イオ
ンをドーピングし、不純物イオン活性化のための熱処理
を行いソース・ドレイン領域を形成する。さらに層間絶
縁膜を堆積し、ソース・ドレイン領域上にコンタクトホ
ールを形成し、その上にソース電極・ドレイン電極を形
成する。
する（第５図（ｂ） ） 、ここでイオン注入法により
ゲート電極をマスクに多結晶半導体層５６に不純物イオ
ンをドーピングし、不純物イオン活性化のための熱処理
を行いソース・ドレイン領域を形成する。さらに層間絶
縁膜を堆積し、ソース・ドレイン領域上にコンタクトホ
ールを形成し、その上にソース電極・ドレイン電極を形
成する。
［発明の解決しようとする課題］
従来の半導体層上のゲート電極をイオン注入のマスクと
する方法では、ゲート絶縁膜５４形成前に半導体層を島
状にパターン化する必要があり、トランジスタ動作にと
って重要な界面である半導体層・ゲート絶縁膜間を連続
に形成することができない。そのためこの界面を清浄な
欠陥の少ないものにすることはむずかしく、十分なトラ
ンジスタ特性・信頼性を得ることが難しいという問題が
あった。
する方法では、ゲート絶縁膜５４形成前に半導体層を島
状にパターン化する必要があり、トランジスタ動作にと
って重要な界面である半導体層・ゲート絶縁膜間を連続
に形成することができない。そのためこの界面を清浄な
欠陥の少ないものにすることはむずかしく、十分なトラ
ンジスタ特性・信頼性を得ることが難しいという問題が
あった。
［課題を解決するための手段］
本発明は上記の問題点を解決すべくなされたものであり
、絶縁性を有する基板上の逆スタガー構造の薄膜トラン
ジスタの製造方法において、該基板上に少なくともゲー
ト電極、ゲート絶縁膜、非単結晶半導体層の順に形成し
、更に該半導体層より上層に形成されたポジ型のフォト
レジストを該基板裏面より露光し、現像することにより
上記ゲート電極と同一のパターンのフォトレジストパタ
ーンを形成し、このパターンをマスクとして非単結晶半
導体層のソース・ドレイン領域に不純物イオンを注入し
たのち、該フォトレジストパターンを除去したことを特
徴とする薄膜トランジスタの製造方法及び、絶縁性を有
する基板上の逆スタガー構造の薄膜トランジスタの製造
方法において、該基板上に少なくともゲート電極、ゲー
ト絶縁膜、非単結晶半導体層の順に形成し、更に該半導
体層より上層に形成されたポジ型のフォトレジストを該
基板裏面より露光、現像することにより上記ゲート電極
と同一のフォトレジストパターンを形成し、このパター
ンをマスクとして該半導体層と該フォトレジストパター
ンとの間に形成された絶縁膜をエツチングし、該フォト
レジストパターンを除去後、該絶縁膜をマスクとして該
半導体層のソース・ドレイン領域に不純物イオンを注入
したことを特徴とする薄膜トランジスタの製造方法を提
供するものである。
、絶縁性を有する基板上の逆スタガー構造の薄膜トラン
ジスタの製造方法において、該基板上に少なくともゲー
ト電極、ゲート絶縁膜、非単結晶半導体層の順に形成し
、更に該半導体層より上層に形成されたポジ型のフォト
レジストを該基板裏面より露光し、現像することにより
上記ゲート電極と同一のパターンのフォトレジストパタ
ーンを形成し、このパターンをマスクとして非単結晶半
導体層のソース・ドレイン領域に不純物イオンを注入し
たのち、該フォトレジストパターンを除去したことを特
徴とする薄膜トランジスタの製造方法及び、絶縁性を有
する基板上の逆スタガー構造の薄膜トランジスタの製造
方法において、該基板上に少なくともゲート電極、ゲー
ト絶縁膜、非単結晶半導体層の順に形成し、更に該半導
体層より上層に形成されたポジ型のフォトレジストを該
基板裏面より露光、現像することにより上記ゲート電極
と同一のフォトレジストパターンを形成し、このパター
ンをマスクとして該半導体層と該フォトレジストパター
ンとの間に形成された絶縁膜をエツチングし、該フォト
レジストパターンを除去後、該絶縁膜をマスクとして該
半導体層のソース・ドレイン領域に不純物イオンを注入
したことを特徴とする薄膜トランジスタの製造方法を提
供するものである。
以下に図面に従って本発明を説明する。
第１図は本発明の製造方法を示すＴＰＴの断面図を示し
、第１図（ａ） 、 （ｂ） 、 （ｃ）の順で工程が
進行する。まず、ガラス、セラミック、プラスチック等
の必要に応じて透明で絶縁性を有する基板１上に電子線
加熱蒸着法等の蒸着法によりクロム（Ｃｒ）、タンタル
（Ｔａ）等のゲート電極材料を堆積し、フォトリソグラ
フィーによりゲート電極２のパターンを形成、その上に
ブラズｖｃＶＤ法等により ＳｉＯ，５ｉＯＮ 、Ｓｉ
Ｎ等のゲート絶縁膜３、ＳＬ 、Ｇｅ等の非晶質半導体
層４を堆積し、必要に応じてレーザー光照射を行い非晶
質半導体層４を多結晶化する。尚、非晶質半導体層４を
多結晶化する必要がない場合にはレーザー光照射は行わ
ない。
、第１図（ａ） 、 （ｂ） 、 （ｃ）の順で工程が
進行する。まず、ガラス、セラミック、プラスチック等
の必要に応じて透明で絶縁性を有する基板１上に電子線
加熱蒸着法等の蒸着法によりクロム（Ｃｒ）、タンタル
（Ｔａ）等のゲート電極材料を堆積し、フォトリソグラ
フィーによりゲート電極２のパターンを形成、その上に
ブラズｖｃＶＤ法等により ＳｉＯ，５ｉＯＮ 、Ｓｉ
Ｎ等のゲート絶縁膜３、ＳＬ 、Ｇｅ等の非晶質半導体
層４を堆積し、必要に応じてレーザー光照射を行い非晶
質半導体層４を多結晶化する。尚、非晶質半導体層４を
多結晶化する必要がない場合にはレーザー光照射は行わ
ない。
ここでポジ型フォトレジストを塗布等の方法で形成し、
基板ｌの裏面より露光し現像することにより自己整合的
にゲート電極と同一パターンのポジ型のフォトレジスト
パターン５を形成する（第１図 （ａ））。イオン注入
法によりこのフォトレジストパターン５をマスクに非晶
質半導体層４のソース・ドレイン領域になる部分にリン
（Ｐ）、ホウ素 （Ｂ）、ヒ素 （Ａｓ ）等の不純
物イオン６をドーピングする（第１図（ｂ））。フォト
レジストパターン５を除去した後、必要に応じて不純物
イオンの活性化のための熱処理を行う、尚、該活性化の
必要がないときはこの熱処理を行わない。
基板ｌの裏面より露光し現像することにより自己整合的
にゲート電極と同一パターンのポジ型のフォトレジスト
パターン５を形成する（第１図 （ａ））。イオン注入
法によりこのフォトレジストパターン５をマスクに非晶
質半導体層４のソース・ドレイン領域になる部分にリン
（Ｐ）、ホウ素 （Ｂ）、ヒ素 （Ａｓ ）等の不純
物イオン６をドーピングする（第１図（ｂ））。フォト
レジストパターン５を除去した後、必要に応じて不純物
イオンの活性化のための熱処理を行う、尚、該活性化の
必要がないときはこの熱処理を行わない。
フォトリソグラフィーにより半導体薄膜をパターン化し
、その上にＳｉＯ，５ｉＯＮ 、ＳｉＮ等の絶縁膜７を
堆積し、ソース・ドレイン領域上にコンタクトホールな
形成し、その上にソース電極・トレイン電極８を形成す
る。
、その上にＳｉＯ，５ｉＯＮ 、ＳｉＮ等の絶縁膜７を
堆積し、ソース・ドレイン領域上にコンタクトホールな
形成し、その上にソース電極・トレイン電極８を形成す
る。
ところで、第１図（ｂ）において第２図に示すように、
非晶質半導体層４をパターン化した後裏面露光によるフ
ォトレジストパターン５を形成、イオン注入６、レーザ
ー光照射を行ってもよい。また第３図に示すように、非
晶質半導体層４上に絶縁膜７を堆積し、その上に裏面露
光によるフォトレジストパターン５を形成、絶縁膜７上
からイオン注入６を行ってもよいし、このフォトレジス
トパターン５を用いて絶縁膜７をエツチングした後イオ
ン注入してもよい、また第４図に示すように絶縁膜７を
エツチングした後フォトレジストパターン５を除去し、
該絶縁膜７をマスクにイオンの注入エネルギーを小さく
し、イオン注入を行ってもよい。
非晶質半導体層４をパターン化した後裏面露光によるフ
ォトレジストパターン５を形成、イオン注入６、レーザ
ー光照射を行ってもよい。また第３図に示すように、非
晶質半導体層４上に絶縁膜７を堆積し、その上に裏面露
光によるフォトレジストパターン５を形成、絶縁膜７上
からイオン注入６を行ってもよいし、このフォトレジス
トパターン５を用いて絶縁膜７をエツチングした後イオ
ン注入してもよい、また第４図に示すように絶縁膜７を
エツチングした後フォトレジストパターン５を除去し、
該絶縁膜７をマスクにイオンの注入エネルギーを小さく
し、イオン注入を行ってもよい。
尚、基板１は上記露光に使用する波長の透過性を有する
ことが必要である。例えば可視光を使用する場合は基板
１は透明性を有したものでなければならない。
ことが必要である。例えば可視光を使用する場合は基板
１は透明性を有したものでなければならない。
上記非晶質半導体層４の半導体として非単結晶半導体た
る非晶質半導体の代わりに粒径が５０μｍ未満の微細な
結晶粒子が含まれるいわゆる微結晶半導体または多結晶
半導体をも使用できる。多結晶半導体を使用した場合は
、必要がある場合には後でおこなうレーザー照射により
、結晶性の向上を施し、ＴＰＴの電流増幅率の向上を行
うものである。このように非晶質半導体、微結晶半導体
、多結晶半導体を総称して非単結晶半導体というものと
する。
る非晶質半導体の代わりに粒径が５０μｍ未満の微細な
結晶粒子が含まれるいわゆる微結晶半導体または多結晶
半導体をも使用できる。多結晶半導体を使用した場合は
、必要がある場合には後でおこなうレーザー照射により
、結晶性の向上を施し、ＴＰＴの電流増幅率の向上を行
うものである。このように非晶質半導体、微結晶半導体
、多結晶半導体を総称して非単結晶半導体というものと
する。
［実施例］
実施例１
以下、第１図を参照しながら本実施例を説明する。
ガラス基板１上にＣｒ ６０ ｎｕを電子線加熱蒸着法
により蒸着、フォトリソグラフィーによりゲート電極２
のパターンを形成し、その上にプラズマＣＶＤ法により
５ＬＯＮ ２００ ｎｍからなるゲート絶縁膜３、お
よび１００口Ｉ厚のａ−３ｉによる非晶質半導体層４を
積層し、レーザー光照射を行い半導体層を多結晶化した
。ここでポジ型フォトレジスト（東京応化製ＯＦ Ｐ
Ｒ−８００）を塗布し、基板裏面より露光し現像するこ
とにより自己整合的にゲート電極と同一パターンのフォ
トレジストパターン５を形成した。イオン注入法により
このフォトレジストパターンをマスクに半導体層のソー
ス・ドレイン領域になる部分に、Ｐイオン６を加速電圧
１（ｌ ＫｅＶ、ドーズ量２ＸｌＯ”の条件でドーピン
グした。フォトレジストパターン５を酸素プラズマによ
り除去した後、不純物イオンの活性化のための熱処理を
行った。フォトリソグラフィーにより ｐｏｌｙ−３Ｌ
を島状にパターン化し、その上にプラズマＣＶＤ法によ
り ５ＬＯＮ ２００ ｎｍからなる絶縁膜７を堆積し
、ソース・ドレイン領域上にコンタクトホールを形成し
、その上にソース電極・トレイン電極８を形成した。
により蒸着、フォトリソグラフィーによりゲート電極２
のパターンを形成し、その上にプラズマＣＶＤ法により
５ＬＯＮ ２００ ｎｍからなるゲート絶縁膜３、お
よび１００口Ｉ厚のａ−３ｉによる非晶質半導体層４を
積層し、レーザー光照射を行い半導体層を多結晶化した
。ここでポジ型フォトレジスト（東京応化製ＯＦ Ｐ
Ｒ−８００）を塗布し、基板裏面より露光し現像するこ
とにより自己整合的にゲート電極と同一パターンのフォ
トレジストパターン５を形成した。イオン注入法により
このフォトレジストパターンをマスクに半導体層のソー
ス・ドレイン領域になる部分に、Ｐイオン６を加速電圧
１（ｌ ＫｅＶ、ドーズ量２ＸｌＯ”の条件でドーピン
グした。フォトレジストパターン５を酸素プラズマによ
り除去した後、不純物イオンの活性化のための熱処理を
行った。フォトリソグラフィーにより ｐｏｌｙ−３Ｌ
を島状にパターン化し、その上にプラズマＣＶＤ法によ
り ５ＬＯＮ ２００ ｎｍからなる絶縁膜７を堆積し
、ソース・ドレイン領域上にコンタクトホールを形成し
、その上にソース電極・トレイン電極８を形成した。
このようにして同一基板上に１００個ＴＰＴを形成し、
ソース・ドレイン領域の導電率を測定した結果、１００
個すべてのＴＰＴが約８０Ω−Ｃ−一１以上であった。
ソース・ドレイン領域の導電率を測定した結果、１００
個すべてのＴＰＴが約８０Ω−Ｃ−一１以上であった。
実施例２
以下、第６図を参照しながら本実施例を説明する。
ガラス基板６１上にＣｒ ６０ｒ＋ａ＋を電子線加熱蒸
着法により蒸着、フォトリソグラフィーによりゲート電
極６２のパターンを形成し、その上にブラズ？ＣＶＤ法
により ５ｉＯＮ ２００ｎｍからなるゲート絶縁膜６
３、ｌｏｏｎｍ厚のａ−３Ｌによる非晶質半導体層（ａ
−Ｓｉ） ６４ 、および保護絶縁膜６５として２００
止厚の５ｉＯＮを積層した。ここでポジ型フォトレジス
ト（東京応化製ＯＦ Ｐ Ｒ−８００）を塗布し、ガラ
ス基板６１裏面より露光し現像することにより自己整合
的にゲート電極６３と同一パターンのフォトレジストを
形成し、これをマスクに保護絶縁膜６５の５ｉＯＮをエ
ツチングした。
着法により蒸着、フォトリソグラフィーによりゲート電
極６２のパターンを形成し、その上にブラズ？ＣＶＤ法
により ５ｉＯＮ ２００ｎｍからなるゲート絶縁膜６
３、ｌｏｏｎｍ厚のａ−３Ｌによる非晶質半導体層（ａ
−Ｓｉ） ６４ 、および保護絶縁膜６５として２００
止厚の５ｉＯＮを積層した。ここでポジ型フォトレジス
ト（東京応化製ＯＦ Ｐ Ｒ−８００）を塗布し、ガラ
ス基板６１裏面より露光し現像することにより自己整合
的にゲート電極６３と同一パターンのフォトレジストを
形成し、これをマスクに保護絶縁膜６５の５ｉＯＮをエ
ツチングした。
レジストはくり液によりフォトレジストを除去したのち
、イオン注入法により保護絶縁膜をマスクにａ−ＳＬ層
６４のソース・ドレイン領域になる部分に、Ｐイオン６
を加速電圧５ ＫｅＶ、ドーズ量２Ｘ １０”の条件で
ドーピングした。
、イオン注入法により保護絶縁膜をマスクにａ−ＳＬ層
６４のソース・ドレイン領域になる部分に、Ｐイオン６
を加速電圧５ ＫｅＶ、ドーズ量２Ｘ １０”の条件で
ドーピングした。
フォトリソグラフィーにより保護絶縁１１１６５、ａ−
Ｓｉ層６４を島状にパターン化し、その上にブラズｖＣ
ＶＤ法により ５ＬＯＮ ３００ ｎｍからなる絶縁膜
６７を堆積し、ソース・ドレイン領域上にコンタクトホ
ールを形成し、その上にソース電極・ドレイン電極６８
を形成した。
Ｓｉ層６４を島状にパターン化し、その上にブラズｖＣ
ＶＤ法により ５ＬＯＮ ３００ ｎｍからなる絶縁膜
６７を堆積し、ソース・ドレイン領域上にコンタクトホ
ールを形成し、その上にソース電極・ドレイン電極６８
を形成した。
［発明の効果］
本発明の薄膜トランジスタは逆スタガー構造をとってお
り、ゲート絶縁膜と半導体とを同一真空装置内で連続に
形成できるため、この間の界面を清浄なものにすること
ができ、トランジスタ特性を向上させることができる。
り、ゲート絶縁膜と半導体とを同一真空装置内で連続に
形成できるため、この間の界面を清浄なものにすること
ができ、トランジスタ特性を向上させることができる。
従来の構造のＴＰＴの電界効果移動度が約１５ｃｍ”／
Ｖｓであるのに対して、本発明によるＴＰＴでは５０
ｃｍ”／Ｖｓ以上と３倍以上に向上させることができた
。
Ｖｓであるのに対して、本発明によるＴＰＴでは５０
ｃｍ”／Ｖｓ以上と３倍以上に向上させることができた
。
第１図 （ａ） 、（ｂ） 、（ｃ）は、本発明のＴＰ
Ｔの製造方法を順に示す断面図であり、第２図〜第４図
は本発明のＴＰＴの製造方法を示す断面図である。第５
図（ａ） 、（ｂ）は従来のＴＰＴ（７）製造方法を順
に示す断面図である。第６図（ａ）。 （ｂ）は、実施例２に係るＴＰＴの製造方法を順に示す
断面図である。 １：基板 ２：ゲート電極 ３：ゲート絶縁膜 ４：非晶質半導体層 ６：不純物イオン ５２：パッシベーション膜 舅２（支） ル ↓ ↓ 〜６ ↓
Ｔの製造方法を順に示す断面図であり、第２図〜第４図
は本発明のＴＰＴの製造方法を示す断面図である。第５
図（ａ） 、（ｂ）は従来のＴＰＴ（７）製造方法を順
に示す断面図である。第６図（ａ）。 （ｂ）は、実施例２に係るＴＰＴの製造方法を順に示す
断面図である。 １：基板 ２：ゲート電極 ３：ゲート絶縁膜 ４：非晶質半導体層 ６：不純物イオン ５２：パッシベーション膜 舅２（支） ル ↓ ↓ 〜６ ↓
Claims (3)
- （１）絶縁性を有する基板上の逆スタガー構造の薄膜ト
ランジスタの製造方法において、該基板上に少なくとも
ゲート電極、ゲート絶縁 膜、非単結晶半導体層の順に形成し、更に該半導体層よ
り上層に形成されたポジ型のフォトレジストを該基板裏
面より露光し、現像することにより上記ゲート電極と同
一のパターンのフォトレジストパターンを形成し、この
パターンをマスクとして非単結晶半導体層のソース・ド
レイン領域に不純物イオンを注入したのち、該フォトレ
ジストパターンを除去したことを特徴とする薄膜トラン
ジスタの製造方法。 - （２）絶縁性を有する基板上の逆スタガー構造の薄膜ト
ランジスタの製造方法において、該基板上に少なくとも
ゲート電極、ゲート絶縁 膜、非単結晶半導体層の順に形成し、更に該半導体層よ
り上層に形成されたポジ型のフォトレジストを該基板裏
面より露光、現像することにより上記ゲート電極と同一
のフォトレジストパターンを形成し、このパターンをマ
スクとして該半導体層と該フォトレジストパターンとの
間に形成された絶縁膜をエッチングし、該フォトレジス
トパターンを除去後、該絶縁膜をマスクとして該半導体
層のソー ス・ドレイン領域に不純物イオンを注入したことを特徴
とする薄膜トランジスタの製造 方法。 - （３）請求項（１）又は請求項（２）に記載された製造
方法によって製造された薄膜トランジス タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25198890A JPH04132231A (ja) | 1990-09-25 | 1990-09-25 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25198890A JPH04132231A (ja) | 1990-09-25 | 1990-09-25 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04132231A true JPH04132231A (ja) | 1992-05-06 |
Family
ID=17230987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25198890A Pending JPH04132231A (ja) | 1990-09-25 | 1990-09-25 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04132231A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5286659A (en) * | 1990-12-28 | 1994-02-15 | Sharp Kabushiki Kaisha | Method for producing an active matrix substrate |
-
1990
- 1990-09-25 JP JP25198890A patent/JPH04132231A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5286659A (en) * | 1990-12-28 | 1994-02-15 | Sharp Kabushiki Kaisha | Method for producing an active matrix substrate |
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