JPH04133155A - デイジタル計算機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は少なくとも２つの中央処理装置を備えて計算処
理するディジタル計算機に関するものである。

（従来の技術） 近年、ディジタル計算機の処理能力の向上は目覚ましい
ものがあり、その主要構成要素である中央処理装置にお
いては年々、演算処理速度が高速化している。しかしな
がら、膨大な演算を必要とされる分野、例えば複雑な科
学技術計算が必要とされる分野、あるいは構造解析の分
野等においては必要な計算能力は、いまだ中央処理装置
１つでは十分に達成されていないのが現状である。その
ため、ディジタル計算機の演算処理能力を向上させる容
易な方法として、複数の中央処理装置を用いた並列処理
が一般的に行なわれている。

第３図は、そのような従来の並列処理の方法を説明する
図である。図は説明の簡略化のため２つの中央処理装置
の場合を示しており、１は主中央処理装置（以下、マス
クＣＰＵという）、２は従中央処理装置（以下、スレー
ブＣＰＵという）である。

また、３は前記マスタＣＰＵＩ及び前記スレーブＣＰＵ
２によりアクセスされる共有メモリで、前記２つのＣＰ
Ｕのプログラム及びデータを格納している。また、４は
、例えばキーボードのような入出力装置で、前記マスク
ＣＰｔ、ｉｌと前記スレーブＣＰＵ２からアクセスされ
る。そしてマスクＣＰＵＩ、スレーブＣＰＵ２、共有メ
モリ３、入出力装置４はお互いに双方向３ステートデー
タバスバツフア１６．１７．１８．１９を介して共通デ
ータバス２０に接続されている。なお、双方向３ステー
トデータバスバツフア１６．１７．１８．１９は前記、
マスタＣＰＵＩ、スレーブＣＰＵ２、共有メモリ３、入
出力装置４のいずれか２つの間におけるデータの授受の
ために活性化されている共通データバス２０の影響が、
データの授受に関係ないものに及ばないように設けであ
る。また、２１は調停回路でありマスタＣＰＵＩ、スレ
ーブＣＰＵ２の各々のアクセス要求信号が入力され、デ
ータの授受を実現するために前記双方向３ステートデー
タバスバツフア１６．１７．１８．１９のいずれか２つ
を活性化するためのゲート信号を出力し、同時に上記ア
クセス要求信号が発生した場合には、時系列的にアクセ
ス許可を行なうための調停を行なうものである。

以上のように構成されたディジタル計算機は次のように
動作する。第４図はマスクＣＰＵＩ、スレーブＣＰＵ２
の一連の閉じたプログラム（以下タスクと称す）列の処
理の流れ図、第５図はタイミングチャートであり、前記
各々のＣＰＵからのアクセス要求信号、調停回路２１か
ら出力される前記双方向３ステートデータバスバツフア
１６．１７゜１８、１９の、いずれか必要な２つを活性
化するためのゲート信号、及び、アクセス要求信号を出
力したＣＰＵにアクセスが終了したことを知らせるため
のアクセス終了信号のタイミングを表している。

まず、第４図に示すように、マスタＣＰＵ１は共有メモ
リ３に格納されているプログラムのなかの、例えばタス
ク１を実行するが、このときスレーブＣＰＵ２は同じく
共有メモリ３に格納されているプログラムを実行してい
る。これはタスク要求待ちの状態である。これは通常マ
スタＣＰＵＩからの要求待ちの状態として、共有メモリ
３内の特定の番地に命令が格納されるのを待っている。

マスタＣＰＵＩは、ある閉じたプログラム（ここではタ
スク２）をスレーブＣＰＵ２に実行させるために前記タ
スク２の開始番地と、必要なパラメータを共有メモリ３
内の予め決められた領域に格納した後、共有メモリ３内
の前記命令格納番地に実行要求命令をタスク要求として
書き込む。この後、スレーブＣＰＵ２は要求されたタス
ク２の実行を行なうため、共有メモリ３のアクセスを行
ない、またタスク２のなかで必要によっては入出力装置
４へのアクセスを行なう。この間マスタＣＰＵＩは続く
処理（タスク３）の実行を行なう。

すなわち、この時点では２つのＣＰＵＩ及び２がタスク
２とタスク３を並列に処理することになる。

そしてスレーブＣＰＵ２は、タスク２の実行が終了する
と、割り込みによりマスタＣＰＵＩにその旨を知らせ、
再び要求待ち状態になる。同じようにタスク４とタスク
５が実行され、またその後マスタＣＰＵＩはタスク６を
実行する。ここでマスタＣＰＵＩ、スレーブＣＰＵ２、
共有メモリ３及び入出力装置４は、１つの共通データバ
ス２０で接続されているため、この共通データバス２０
をどちらのＣＰＵが使用するのかを調停する必要がある
。

そのため調停回路２１は第５図に示すように、例えばマ
スタＣＰＵ１の共有メモリ３へのアクセス要求信号を入
力しく第５図（ａ）イ）、これを受は付けると、ゲート
信号を双方向３ステートデータバスバツフア１６および
１８に供給し、これを活性化させる（同、（ｂ）口）。

そしてマスタＣＰＵ１のアクセスが終了すると、調停回
路２１はサービス終了信号をマスタＣＰＵＩに供給する
ことにより（同、（Ｃ）ハ）、マスクＣＰＵＩの共有メ
モリ３へのアクセスが終了する（同、（ａ）二）この間
、例えばスレーブＣＰＵ２の入出力装置４へのアクセス
要求信号が調停回路２１に供給されても（同、（ｃｌ）
ホ）、マスタＣＰＵＩのアクセスのために使用されてい
る共通データバス２０が開放されるまで（同、（ｂ）へ
）、待たされることになる。そして共通データバス２０
が開放された後、調停回路２１は双方向３ステートデー
タバスバツフア１７および１９を活性化させるためのゲ
ート信号を出力しく同、（ｅ）ト）、共通データバス２
０を介してのスレーブＣＰＵ２の入出力装置４へのアク
セスを実現させ、そのスレーブＣＰＵ２のアクセス終了
はマスタＣＰＵＩの場合と同様になる。以上のようにし
て調停回路２１は。

共通データバス２０の使用を管理する。

（発明が解決しようとする課題） 以上のように上記従来の構成では、全ての構成要素が１
つのバスに接続されているため、たとえば、マスクＣＰ
ＵＩが共有メモリ３を使用しているときに、スレーブＣ
ＰＵ２が入出力装置４を使用しようとしても待機させら
れる処理上の大きな問題点を有していた。

本発明は上述したような、ディジタル計算機における従
来の処理上の問題点を排除した、ディジタル計算機の提
供を目的とする。

（課題を解決するための手段） 本発明は上記の目的を、複数の中央処理装置と、それら
中央処理装置によって共通に使用される共有メモリと、
前記中央処理装置によって制御される入出力装置を備え
たディジタル計算機において、少なくとも２つのデータ
バスを備え、入出力装置または共有メモリに中央処理装
置がアクセスする場合、上記のデータバスが何れも使用
されているときは、アクセス要求信号をデータバスの何
れかが空くまで許可しないようにするデータバスの調停
選択回路を設けたディジタル計算機によって達成する。

（作　用） 本発明は上記した構成により、バス調停選択回路が空い
ている共有データバスの方を積極的に使用するように調
停を行なうことになるため、従来の構成に比べてＣＰＵ
同士がバスの競合により待たされることがなくなり、し
たがってより高速な並列処理が可能なデジタル計算機と
なる。

（実施例） 以下、本発明の実施例を図面により説明する。

第１図は本発明の一実施例におけるディジタル計算機の
回路構成を示しており、５ないしＩ２は双方向３ステー
トデータバスバツフア、１３は第１の共通データバス（
Ａ）、１４は第２の共通データバス（Ｂ）、１５はバス
調停選択回路であり、その他の符号説明は第３図の説明
を援用する。

本発明は、このように、マスクＣＰＵＩ、スレーブＣＰ
Ｕ２、共有メモリ３、入出力装置４はお互いに双方向３
ステートデータバスバツフア５゜６．７．８を介して第
２の共通データバス（Ｂ）１４に接続され、同じく双方
向３ステートデータバスバツフア９．　ｔｏ、　１１．
１２を介して第１の共通データバス（ＡＨ３に接続され
ている。ここで双方向３ステートデータバスバツフア５
，６，７，８，９゜１０、１１．１２の役割は前記、マ
スタＣＰＵＩ、スレーブＣＰＵ２、共有メモリ３、入出
力装置４のいずれか２つの間においてデータの授受を行
なうために活性化されている前記共通データバス（ＡＨ
３、及び共通データバス（Ｂ）１４の影響が、データの
授受に関連しないものに及ばせないようにするためであ
る。また１５はマスタＣＰＵＩ、スレーブＣＰＵ２の各
々のアクセス要求信号が入力され、データの授受を実現
するために前記双方向３ステートデータバスバツフア５
，６，７．８のいずれか２つまたは、前記双方向３ステ
ートデータバスバツフア９．１０．　ＩＩ、　１２のい
ずれか２つを活性化するためのゲート信号を出力するバ
ス調停選択回路であり、３つ以上のＣＰＵが存在し、共
通データバス（Ａ）、（Ｂ）の一方が、いくつかの他の
ＣＰＵから同時にアクセス要求信号が発生した場合には
、使用していない共通データバスについて調停を行ない
、使用の許可を出力し、また、ここで待された複数のＣ
ＰＵは前記共通データバス（Ａ）１３、及び共通データ
バス（Ｂ）１４のうち、早く空いた方の共通データバス
を使用する調停が行なわれる。

以上のように構成されたディジタル計算機は次のように
動作する。

ここでプログラムの実行の流れは従来例と同じ第４図で
示されたものとなる。また、第２図は前記各々のＣＰＵ
からのアクセス要求信号、バス調停選択回路１５から出
力される前記双方向３ステートデータバスバツフア５，
６，７．８のいずれか２つ、または、同様に双方向３ス
テートデータバスバツフア９．１０．１１．１２のいず
れか必要な２つを活性化するためのゲート信号、及びア
クセス要求信号を出力したＣＰＵにアクセスが終了した
ことを知らせるためのアクセス終了信号のタイミングチ
ャートである。いま、ここでマスタＣＰＵＩが共有メモ
リ３にアクセスしているときに、スレーブＣＰＵ２が入
出力装置４にアクセスする場合、マスクＣＰｔＪ１．ス
レーブＣＰＵ２．共有メモリ３及び入出力装置４は、共
通データバス（Ａ）。

（Ｂ）２つのバスにより接続されているため、そのバス
をどちらのＣＰＵが使用するかの調停は必要がない。し
たがって第２図に示したようにバス調停選択回路１５は
例えば、マスタＣＰＵＩの共有メモリ３へのアクセス要
求信号が入力され、それを受は付けると（第２図（ａ）
イ）、共通データバス（Ａ）１３及び共通データバス（
Ｂ）１４はともに使用されていないため、例えば共通デ
ータバス（Ａ）１３を選択し、ゲート信号を双方向３ス
テートデータバスバツフア９および１１に供給し、それ
らを活性化させる（同、（ｂ）口）。これにより共通デ
ータバス（Ａ）１３を介してマスタＣＰＵＩの共有メモ
リ３へのアクセスが行なわれる。そしてマスタＣＰＵＩ
のアクセスが終了すると、調停回路２１はサービス終了
信号をマスタＣＰＬ７１に供給して（同、（ｃ）ハ）、
前記マスタＣＰＵＩの共有メモリ３へのアクセスを終了
させる（同、（ｂ）二、（Ｃ）ホ）。そして上記の間、
例えばスレーブＣＰＵ２の入出力装置４へのアクセス要
求信号がバス調停選択回路１５に供給されると（同、（
ｄ）へ）、その時点で使用されていない共通データバス
（Ｂ）１４が選択され、バス調停選択回路１５は双方向
３ステートデータバスバツフア６および８を活性化させ
るためのゲート信号を出力する（同、（ｅ）ト）。この
ようにして共通データバス（Ｂ）１４を介してマスタＣ
ＰＵＩの共有メモリ３へのアクセスが行なわれる。

本発明は以上のように、バス調停選択回路１５は、共通
データバス（Ａ）１３を介してのマスクＣＰＵＩと共有
メモリ３とのアクセス動作と、共通データバス（Ｂ）１
４を介してのスレーブＣＰＵ２と入出力装置４との同時
アクセス動作を実現するものである。

以上のように本実施例によれば、ディジタル計算機にお
いてバス選択調停回路と、２つの共通データバスを備え
ることにより、データバスの競合を抑え、待ち時間を要
しないより高速な並列処理を実現することができる。

なお、本実施例では１つのマスタＣＰＵと、１つのスレ
ーブＣＰＵとしたが、スレーブＣＰＵは複数個でも同様
に実現可能である。

（発明の効果） 以上、説明して明らかなように本発明はディジタル計算
機においてバス選択調停回路と、複数の共有データバス
とを備えることにより、同時に複数のＣＰＵからのアク
セスを可能としたものであり、処理能力により高速の並
列回路を実現できる効果を有しているから、用いて有用
な効果を発揮できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成ブロック図、第２
図は第１図の動作を示すタイミング図、第３図は従来例
の構成ブロック図、第４図は第３図の動作を説明する流
れ図、第５図は第４図のタイミングを示す図である。 １・・・マスタＣＰＵ、　　　２・・・スレーブＣＰＵ
、　　３・・・共有メモリ、　４・・・入出力装置、　
５，６，７，８，９，１０，１１゜１２、１６．１７．
１８．１９・・・双方向３ステートデータバスバツフア
、　１３・・・共通データバス（Ａ）、　１４・・・共
通データバス（Ｂ）、Ｉ５・・・バス調停選択回路、　
２０・・・共通データバス、　２１・・・調停回路。 特許出願人　松下電器産業株式会社

Claims (1)

【特許請求の範囲】
1. 複数の中央処理装置と、それら中央処理装置によって共
   通に使用される共有メモリと、前記中央処理装置によっ
   て制御される入出力装置を備えたディジタル計算機にお
   いて、少なくとも２つのデータバスを備え、入出力装置
   または共有メモリに中央処理装置がアクセスする場合、
   上記のデータバスが何れも使用されている場合は、アク
   セス要求信号をデータバスの何れかが空くまで許可しな
   いようにするデータバスの調停選択回路を設けたことを
   特徴とするディジタル計算機。