JPH0413338A - 特定ビット含有率検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、計算機又は通信機等におけるエラーレイト
の検出等に適用する特定ビット含有率検出回路に関する
ものである。

〔従来の技術〕

従来、この種の検出回路として、特開昭５１−２８４１
２０号、特開昭６２−５４４２号公報に示すものがある
。従来は、特定ビットの含有率を検出するのに、ソフト
ウェアまたは第４図に示すような回路構成が必要であっ
た。第４図中、（１）はＲＡＭ、（２）はＲＡＭアドレ
ス用カウンタ、（３）はコンパレータとカウンタ機能を
有するレート検出回路、（４）はＲＡＭアドレス、（５
）はレート検出信号、（６）は入力（サンプル）データ
、（７Ａ）〜（７日）はＲＡＭ読み出しデータ、（ＩＡ
）〜（ＩＨ）はＲＡＭ内エ内子リアる。

次に動作について説明する。第４図は例えは入力データ
（６）８ビツト中において、３ビット以上の゛０゛検出
でレート検出信号（５）を発生させる一例である。

入力データ（６）はリアルタイムにＲＡ’Ｍ　（１）の
第１エリア（１八）に書き込まれる。この時、第２エリ
ア（ＩＢ）〜第８エリア（１旧には順に１ビツト前のデ
ータ、２ビツト前のデータ、・・・、７ビツト前データ
が書き込まれている。

次に新しい入力データ（６）が第１エリアＣＩＡ）に書
き込まれる間に、レート検出回路（３）は、ＲＡＭ（１
）の各エリア（ＩＡ）〜（ＩＨ）の各データ（７Ａ）〜
（７Ｈ）を読み出し、“０゛が３ビット以上あるかを調
べ、もし、３ビツト以上の“０°を検出したなら、レー
ト検出信号（５）を発生させる。

同時に、ＲＡＭ　（１）は、第１エリア（ＩＡ）のデー
タを第２エリア（ＩＢ）に、第２エリア（ＩＢ）のデー
タを第３エリア（Ｉｃ）に、・・・第７エリア（ＩＧ）
のデータを第８エリア（ＩＨ）に書き移すことになる。

その後、新しい入力データ（６）を第１エリア（ＩＡ）
に書き込み、上述したと同様の動作を行い０′のビット
数を調べる。

〔発明が解決しようとする課題〕

従来の特定ビット含有率検出回路は以上のように構成さ
れているため、久方データ１ビット間に行う処理が多く
複雑であり、ＲＡＭアドレス用カウンタ（２）やレート
検出回路（３）等構成が多い。また、上記の如く構成で
は入力データの高速化により、処理が間に合わない等の
問題点があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、回路が簡単で、かつ処理の簡単な特定ビッ
ト含有率検出回路を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る特定ビット含有率検出回路は、最新の入
力データと１つ前のステータスから最新のステータスを
作成するＲＯＭを備え、そのアドレス制御により状態遷
移を制御して、任意のサンプルビット数中、特定ビット
が指定された個数以上または以下を検出するものである
。

（作用） この発明において、ＲＯＭは、最新の入力データと１つ
前のステータスから、最新のステータス（読み出しアド
レス）を作成する。

〔実施例〕

以下、この発明の一実施例を３４１図について説明する
。

第１図において、（１１）はラッチ回路、１１２）はＲ
ＯＭ　、　（１３）は８ビツトシフタ、（１４）は入力
データＤＩ　（６）に対し８ビツトシフタ（１３）から
出力される８ビット遅れデータＤ８、（１５Ｘ）　、　
（１５Ｙ）　、　（１５２）はＲＯＭ出力データ、（１
６Ａ）〜（１６Ｅ）はＲＯＭアドレス、（１７）はパワ
ーオン・リセット信号である。なお、（５）、　（６）
は第４図と同様なレート検出信号と入力データである。

また、第２図はＲＯＭ　（１２）がＩＪ御する状態遷移
表である。

次に、上記ＲＯＭ　（１２）の内容を第２図の状態遷移
表に基づいたものとし、−例として、８ビツト中３ビツ
ト以上の°０°検出により、レート検出信号（５）を発
生させる場合を説明する。

まず、パワーオン時に、パワーオン・リセット信号（１
７）により、ＲＯＭアドレス信号（１６Ａ）〜（１６Ｅ
）を全て０°　としこの状態を５１とする。

この状態では、サンプルの８ビツト全てが“１′である
状態と仮定する。以後、この状態から最新入力データＤ
Ｉ　（６）　と８ビット遅れデータＤ８（１４）の相関
により、遷移表中の各ステータスへ遷移する。つまり、
８ビツトのバイブがあり、初期状態として、８ビツト全
て°１°の状態（Ｓｌ）の時、新たにデータＤ１“０°
が入り、最古のデータＤ８°１°がバイブから出た時、
バイブ中のＯ。

は１ビツトとなる（Ｓｌ）。また、新たに“１°が入り
、１°が出た時はパイプ中のＯ°はＯビットのままであ
る（Ｓｌ）。

以下、同様に、■新たな入力データＤ１＝“０°　８ビ
ット遅れのデータＤ８＝　“Ｏｏの時、■Ｄ１＝　“１
°の時、以上■、■の時は、８ビツト中の“０°のビッ
ト数は不変であるため、同一状態のまま、■ＤＩ＝’Ｏ
°、Ｄ８＝’ｌ°の時は、８ビツト中の０°のビット数
が１増加するので、次の５ＴＡＴＵＳ　（１インクリメ
ントした状態：例Ｓ２→５３）へ遷移し、■Ｄ１＝’ｌ
°、Ｄ８＝’Ｏ°の時は１減少するため、前の５ＴＡＴ
ＵＳ　（１デクリメントした状態二側５２−５３）へ遷
移する。

このようにして、８ビツト中に０゛が３ビツトとなった
時（Ｓ３状態で上記ケース■が発生した時）、レート検
出信号を発生する。　　　′この遷移を実現する回路が
第１図であり、状態遷移はＲＯＭアドレス（１８Ａ）〜
（１６Ｅ）の制御で実現し、ＲＯＭ出力（１５Ｘ）　〜
（１５７）は現在のステータス（Ｓｌ−Ｓ８のどれか）
を示す情報で、イベントとしてのＤＩ（６）　、Ｄ８（
１７）と共にＲＯＭアドレス（１６＾）〜（１６Ｅ）を
構成する。そして、Ｓ３状態で上記ケース■が発生した
時、つまりＲＯＭアドレス“０１０１１　”（２進表示
で、先頭の“０°はＤｌ、次の１′はＤ８、以下、“０
１１”はステータスＳ３を示す）の内容のうち、レート
検出信号に対応するビットを有意にしておく。

なお、上記実施例では、レート検出信号発生のみを行っ
たがレート検出信号の発生とリセットの条件がそれぞれ
異なる時にも有効な手段となる。

例えば“８ビツト中“Ｏ′が５ビット以上でレート検出
信号を発生し、０°が２ビツト以下でレート検出信号を
リセットする”場合の状態遷移表を′ｓ３図に示す。こ
の時、回路は第１図と同じである。

〔発明の効果〕

以上のように、この発明によれば、最新の入力データと
１つ前のステータスから最新のステータスを作成するＲ
ＯＭを備え、そのアドレス制御により状態遷移を制御し
て、任意のサンプルビット数中、特定ビットが指定され
た個数以上または以下を検出するようにしたので、簡単
な回路で、コストダウンが図られ、応用のきくものが得
られる効果かある。

【図面の簡単な説明】

第１図はこの発明の一実施例による回路図、第２図はそ
の状態遷移表の説明図、第３図は他の実施例における状
態遷移表の説明図、第４図は従来の回路図である。 図中、（５）はレート検出信号、（６）は入力データ、
（１１）はラッチ回路、（１２）はＲＯＭ　、　　（１
３）は８ビツトシフタ。

Claims (1)

【特許請求の範囲】
1. 最新の入力データと１つ前のステータスから最新のステ
   ータスを作成するＲＯＭを備え、そのアドレス制御によ
   り状態遷移を制御して、任意のサンプルビット数中、特
   定ビットが指定された個数以上または以下を検出するこ
   とを特徴とする特定ビット含有率検出回路。