JPH01269130A - アドレス計算制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １丘圀！ 本発明はアドレス計算制御方式に関し、特に電子計算機
のアドレス空間の拡大時におけるアドレス計算制御方式
に関する。

従１１街 近年メモリ技術の向上により、電子計算機のアドレス空
間は１６ビツトから２０ビツト、さらに２４ビツト、３
０ビツトという様に拡大される傾向にある。この場合、
古いビット数の少ないアドレス空間に適応していたプロ
グラムを、新しいビット数が多い電子計算機上で動かす
必要が生じることがある。

ベース（基底）に変位を加算することによってアドレス
を決める電子計算機では、アドレス計算の際に基底とな
るレジスタのビットを拡張する方式がよく用いられる。

従来のプログラムを動作させるには、基底レジスタの従
来までの部分と変位との加算は従来通り行ない基底レジ
スタの拡張された部分はアドレスの上位ビットとして操
作システムがセットする様にし新しく作られるプログラ
ムでは、基底レジスタをプログラムで自由にセットし、
基底レジスタで起点が示されるメモリに変位を加算する
ことによってアクセスできることが望まれる。

この時に問題となるのは、アドレス計算における桁上が
りである。即ち、従来のプログラムではアドレスのビッ
ト数が少なかったため桁上がりは感知されずにプログラ
ムに組まれており、アドレスを拡張する場合は、常に桁
上がりをＯとしなければならないが、新しく作られるプ
ログラムでは桁上がりをアドレス拡張部分へ伝搬させる
必要がある。

上述した従来の電子計算機のメモリアクセスの実行の際
に行なうアドレス生成方式は、基底アドレスと基底アド
レスよりもビット数の少ない変位との加算により、目的
アドレスを算出する方法であるが、この加算の際に変位
ビット数より上への桁上げを常にＯとする方式か、伝搬
させる方式かのいずれかの選択による一方式のみしか行
なわれていない、よって、アーキテクチャがそのアドレ
ス生成方式において変遷した場合、従来アプリケーショ
ンの互換性がないという欠点がある。

九五立旦若 発明の目的は、アドレス生成方式のアーキテクチャ変換
が行なわれても従来アプリケーションの互換性を具備す
るようにしたアドレス計算制御方式を提供することであ
る。

１皿立璽羞 本発明によれば、基底アドレスとこの基底アドレスより
もビット数の少ない変位とを加算して目的とするアドレ
スを算出するアドレス計算制御方式であって、加算の際
に変位ビット数より上への桁上げの発生に応答して割込
み信号を生成する割込み信号生成手段を設け、この割込
み信号のオンオフをプログラムにより制御するようにし
、前記割込み信号による割込み処理により前記桁上げを
無視することを可能としたことを特徴とするアドレス計
算制御方式が得られる。

艮豊泗 以下、図面を用いて本発明の実施例について詳細に説明
する。

第１図は本発明の実施例のブロック図である。

図において、Ｘビットの基底アドレスは基底アドレスレ
ジスタ１に格納されており、Ｘビットの変換データは変
位データレジスタ２に格納される。

両レジスタ１及び２に格納されているデータは加算器３
にて加算され、そのＸビットの加算結果は出力レジスタ
４へ格納される。

プログラムステータスレジスタ７が設けられており、そ
のうちの１ビツトが桁上げ許可ビット８として割当てら
れているものとする。この桁上げ許可ビット８が加算器
３における桁上げの有効。

無効を決定するものである。そのために、この桁上げ許
可ビット８のインバータ６による反転ビットをアンドゲ
ート５のオンオフ信号として用い、このアンドゲート５
の他方の入力に加算器３の桁上げを印加するようにして
いる。このアンドゲート５の出力を割込み処理部１０へ
の割込み信号ＩＮ■１とし、桁上げ許可ビット８が“０
”の場合に、桁上げが発生したときこの割込み信号、Ｉ
ＮＴ　１を発生させている。

割込み処理部１０では、この割込み信号ＩＮＴ　１を受
けて割込み処理を行い加算器３における桁上げの上位桁
への伝搬をオフ（無視）するように制御するのである６
桁上げ許可ビット８が１”の場合には、アンドゲート５
はオフであるから割込み信号ＩＮＴ　１は同等発生しな
いので、桁上げを無視する割込み処理は行われない、よ
って、加算器３では桁上げが上位桁へ伝搬されるのであ
る。すなわち、加算時において、下位ビットから数えて
Ｘビット目での桁上げを上位へ伝搬するかしないかを決
定するのが、桁上げ許可ビット８、アンドゲート５及び
割込み処理部１０である。

第２図は第１図の実施例においてアドレス生成の具体例
を説明する図であり、（Ａ）は桁上げ許可ビット８がＭ
Ｏ″の場合の例であり、（Ｂ）は桁上げ許可ビット８が
１″の場合の例である。

次に、第１図及び第２図を用いて本発明の実施例の動作
の詳細な説明を行う、第１図の回路における桁上げ許可
ビット８は、予めプログラムで０″か“１″をセットし
ておく、このビットにより第２図（Ａ）の計算方式と（
Ｂ）の計算方式とを切換えることができる。

ｘ＜ｙとし、アドレス計算のための加算器３の入力要素
としてレジスタ１のｙビット基底アドレスと、レジスタ
２のＸビット変位とを定義する。

加算器３では、ビット長を長い方のビット長に０を拡張
して計算を行なう、すなわち、この場合は（ｙ−ｘ）ビ
ットの０がＸビット変位２の上位に拡張されて加算が行
なわれ、ｙビット計算結果４が出力される。加算時に、
下からＸビット目から（ｘ＋１）ビット目への桁上げと
、桁上げを伝搬するかしないかの情報を収集したプログ
ラムステータスレジスタ７の中にある桁上げ許可ビット
８の内容のインバータ６による反転出力とにより、アン
ドゲート５においてアンドの論理演算がなされる。

いま、桁上げ許可ビット８が“０”であるとすると、加
算時に下からＸビット目から（ｘ＋１）ビット目への桁
上げが生じると、アンドゲート５の出力から割込み信号
１ｔｌＴ　１が発生されて割込みが発生する。この割込
み処理では、システムの方で基底アドレスから２ｘバイ
ト分のメモリを、基底アドレスから２８　バイト先から
２罵バイト分のメモリにコピーして再実行を行うもので
ある。

また、この割込み処理の他の方法として、入力値の１つ
である基底アドレスから２８を減算し、他の割込み信号
ＩＮＴ　２　（プログラムステータスレジスタ７内の割
込みビット９）によりアドレス計算の再実行後にアクセ
スを行い、再び割込みを起して基底アドレスに２！を加
算して元に戻しておき、割込みビット９を“０”として
再び続きの処理を行う方法もある。こうして割込み原因
となった桁上げを“０”として（無視して）処理が行わ
れたことと等価な動作を行うようにするのである。

この場合の例が第２図（Ａ）に示されており、Ｘビット
変位の最上位ビットと、ｙビット基底アドレスの下から
Ｘビット目とが共に１″であるが、その桁上げが（ｘ＋
１）ビット目に反映されていない。

桁上げ許可とット８が“１”であれば、アンドゲート５
はオフのままであるから、加算器３では桁上げがそのま
ま（ｘ＋１）ビット目へ反映されて、第２図（Ｂ）の如
く伝搬されるのである。

魚！しと１基 以上説明したように、本発明によれば、基底アドレスと
基底アドレスよりもビット数の少ない変位との加算によ
り目的アドレスを算出する方式において、加算の際に変
位ビット数より上への桁上げが起きた時、プログラムの
ステータスを収容するレジスタ内の情報により、必要な
らば割込を起こしてこの割込処理でその桁上げを常に０
”として計算できることになるので、アドレス計算のビ
ット幅を拡張させることによるアドレス生成方式におけ
るアーキテクチャ変遷が行なわれても、従来アプリケー
ションの互換性を備え得るという効果がある。

また、従来アプリケーションにおけるアドレス計算の加
算の際、桁上げが生じる場合、すなわち本発明でいうと
ころの割込処理が必要である場合は極めて少ないと思わ
れるため、割込処理を行なっても高速性をさほど損なわ
ずにすむという効果もある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図（Ａ）、
（Ｂ）は第１図の実施例の動作を説明する図である。 主要部分の符号の説明 １・・・・・・基底アドレスレジスタ ２・・・・・・ビット変位レジスタ ３・・・・・・加算器 ５・・・・・・アンドゲート ７・・・・・・プログラムステータスレジスタ８・・・
・・・桁上げ許可ビット １０・・・・・・割込み処理部

Claims (1)

【特許請求の範囲】
1. （１）基底アドレスとこの基底アドレスよりもビット数
   の少ない変位とを加算して目的とするアドレスを算出す
   るアドレス計算制御方式であって、加算の際に変位ビッ
   ト数より上への桁上げの発生に応答して割込み信号を生
   成する割込み信号生成手段を設け、この割込み信号のオ
   ンオフをプログラムにより制御するようにし、前記割込
   み信号による割込み処理により前記桁上げを無視するこ
   とを可能としたことを特徴とするアドレス計算制御方式
   。