JPH0472750A - ガラス封止型半導体装置 - Google Patents
ガラス封止型半導体装置Info
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- JPH0472750A JPH0472750A JP2185979A JP18597990A JPH0472750A JP H0472750 A JPH0472750 A JP H0472750A JP 2185979 A JP2185979 A JP 2185979A JP 18597990 A JP18597990 A JP 18597990A JP H0472750 A JPH0472750 A JP H0472750A
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- JP
- Japan
- Prior art keywords
- semiconductor device
- lead frame
- semiconductor element
- lead
- wiring board
- Prior art date
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- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/682—Shapes or dispositions thereof comprising holes having chips therein
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07541—Controlling the environment, e.g. atmosphere composition or temperature
- H10W72/07554—Controlling the environment, e.g. atmosphere composition or temperature changes in dispositions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/547—Dispositions of multiple bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はガラス封止型半導体装置に関し、特に多ビン用
のガラス封止型半導体装置の構造に関する。
のガラス封止型半導体装置の構造に関する。
［従来の技術］
従来の多ビン用のガラス封止型半導体装置には第４図に
示すように、セラミック基板１にリードフレーム２を低
融点ガラス３で固着し、セラミックキャップ４で半導体
素子７を気密封止した構造のサークアッド型半導体装置
がある。このものにおいて、半導体素子７はリードフレ
ーム２にボンディングワイヤー８により電気的に接続さ
れており、リードフレーム２の材質として、４２合金又
は４５合金のものを用いている。リードフレーム２は単
層で、１００ビン以上の多ビンの場合、エツチングによ
ってパターンを形成している。現在、１００ビン以上の
パッケージにおいて、リードフレーム厚０．１５〜０．
２Ｍでリード幅０．１鵬、リードピッチ０゜２ｍ程度で
あるが、これは、エツチングによるパターン形成の限界
である。
示すように、セラミック基板１にリードフレーム２を低
融点ガラス３で固着し、セラミックキャップ４で半導体
素子７を気密封止した構造のサークアッド型半導体装置
がある。このものにおいて、半導体素子７はリードフレ
ーム２にボンディングワイヤー８により電気的に接続さ
れており、リードフレーム２の材質として、４２合金又
は４５合金のものを用いている。リードフレーム２は単
層で、１００ビン以上の多ビンの場合、エツチングによ
ってパターンを形成している。現在、１００ビン以上の
パッケージにおいて、リードフレーム厚０．１５〜０．
２Ｍでリード幅０．１鵬、リードピッチ０゜２ｍ程度で
あるが、これは、エツチングによるパターン形成の限界
である。
したがって、今後、多ビン化が進展すると、キャビティ
サイズはビン数に比例して大きくなり、パッケージ全体
の大きさが増大し、実装密度が低下する。そのため、電
子機器の小型化、軽量化、さらには機能向上が疎外され
る。また、外部リード先端部は一列に配置されており、
リード幅０．２閣、リードピッチ０．５ｍｍ程度のもの
が存在するが、変形に対するリード強度による制約から
、これ以上縮小できない。したがって、ピン数理に比例
して外部リードの総ピツチが増大し、パッケージサイズ
増を招いている。
サイズはビン数に比例して大きくなり、パッケージ全体
の大きさが増大し、実装密度が低下する。そのため、電
子機器の小型化、軽量化、さらには機能向上が疎外され
る。また、外部リード先端部は一列に配置されており、
リード幅０．２閣、リードピッチ０．５ｍｍ程度のもの
が存在するが、変形に対するリード強度による制約から
、これ以上縮小できない。したがって、ピン数理に比例
して外部リードの総ピツチが増大し、パッケージサイズ
増を招いている。
従来のガラス封止型半導体装置は、リードフレームが単
層であった。したがって、キャビティを拡大せずに多ビ
ン化を行うためには、内部リードの細線化が必要であっ
た。しかし、エツチングの限界から、リード幅を０．１
ｍｍ以下に細くすることは困難であるため、１００ビン
以上の多ピンの場合、ビン数に比例してキャビティを拡
大しなければならず、パッケージサイズが大きくなる。
層であった。したがって、キャビティを拡大せずに多ビ
ン化を行うためには、内部リードの細線化が必要であっ
た。しかし、エツチングの限界から、リード幅を０．１
ｍｍ以下に細くすることは困難であるため、１００ビン
以上の多ピンの場合、ビン数に比例してキャビティを拡
大しなければならず、パッケージサイズが大きくなる。
その結果、実装密度が低下してしまうという問題点があ
る。
る。
また、半導体素子はビン数の増大に比例して大きくなら
ないため、キャビティサイズ拡大に伴い、ワイヤー長が
長くなる。そのため、ワイヤーボンディング時にワイヤ
ータレ、カールなどが発生し、信頼性の低下を招くとい
う問題点がある。
ないため、キャビティサイズ拡大に伴い、ワイヤー長が
長くなる。そのため、ワイヤーボンディング時にワイヤ
ータレ、カールなどが発生し、信頼性の低下を招くとい
う問題点がある。
一方、外部リードもリード強度の制約から、リード幅を
縮小できないため、−列に配置した場合、総ピツチが大
きくなり、パッケージの大型化を招いている。
縮小できないため、−列に配置した場合、総ピツチが大
きくなり、パッケージの大型化を招いている。
本発明の目的はキャビティサイズを縮小化することによ
り、従来の問題点を解消したガラス封止型半導体装置を
提供することにある。
り、従来の問題点を解消したガラス封止型半導体装置を
提供することにある。
［課題を解決するための手段］
前記目的を達成するため、本発明に係るガラス封止型半
導体装置においては、基板と、多層配線板と、キャップ
とを有するガラス封止型半導体装置であって、 基板は、半導体素子を搭載するものであり、多層配線板
は、複数のリードフレームを相互間を絶縁して多層に積
層したもので、基板上に搭載されるものであり、前記半
導体素子と各リードフレームとの間はボンディングワイ
ヤーで電気的に接続されるものであり、 キャップは、半導体素子及び該半導体素子とリードフレ
ームとの接続部を気密封止するものである。
導体装置においては、基板と、多層配線板と、キャップ
とを有するガラス封止型半導体装置であって、 基板は、半導体素子を搭載するものであり、多層配線板
は、複数のリードフレームを相互間を絶縁して多層に積
層したもので、基板上に搭載されるものであり、前記半
導体素子と各リードフレームとの間はボンディングワイ
ヤーで電気的に接続されるものであり、 キャップは、半導体素子及び該半導体素子とリードフレ
ームとの接続部を気密封止するものである。
半導体素子に電気的に接続されるリードフレームはセラ
ミック基板上に、相互間を絶縁した多層構造に積層させ
である。これにより、単層型のリードフレームに比較し
て内部リードピッチを縮小化することができる。
ミック基板上に、相互間を絶縁した多層構造に積層させ
である。これにより、単層型のリードフレームに比較し
て内部リードピッチを縮小化することができる。
次に本発明について図面を参照して説明す・る。
（実施例１）
第１図は本発明の実施例１を示す縦断面図である。
図において、セラミック板５の上下両面に高融点ガラス
６を塗布し、第１のリードフレーム２ａと第２のリード
フレーム２ｂとを固着し、多層配線板Ｂを形成する。ま
た、第１のリードフレーム２ａと第２のリードフレーム
２ｂとは千鳥足状に相互の位置をずらせて設けてあり、
各々下向きに直角に折曲げである。
６を塗布し、第１のリードフレーム２ａと第２のリード
フレーム２ｂとを固着し、多層配線板Ｂを形成する。ま
た、第１のリードフレーム２ａと第２のリードフレーム
２ｂとは千鳥足状に相互の位置をずらせて設けてあり、
各々下向きに直角に折曲げである。
この多層配線板Ｂは低融点ガラス３によってセラミック
基板ｌの周縁に固着されており、基板１の中央部に半導
体素子７が搭載され、半導体素子７とリードフレーム２
ａ、 ２ｂとの間はボンディングワイヤー８で電気的に
接続されている。セラミックキャップ４は低融点ガラス
３によって多層配線板Ｂの上面に接着され、半導体素子
７及び素子７とリードフレーム２ａ、 ２ｂとの接続部
を気密封止している。
基板ｌの周縁に固着されており、基板１の中央部に半導
体素子７が搭載され、半導体素子７とリードフレーム２
ａ、 ２ｂとの間はボンディングワイヤー８で電気的に
接続されている。セラミックキャップ４は低融点ガラス
３によって多層配線板Ｂの上面に接着され、半導体素子
７及び素子７とリードフレーム２ａ、 ２ｂとの接続部
を気密封止している。
本実施例では、第２図に示すように内部リードピッチを
従来例（第５図）より縮小できるため、同一ビン数での
キャビティサイズが小さくなり、パッケージサイズを縮
小できる。また、キャビティサイズが小さいため、ワイ
ヤー長が短く、ワイヤーのタレ、カール等の不具合が防
止できる。一方、外部リードピッチも従来例より縮小で
きるため、さらにパッケージサイズが小さくなり、実装
密度が向上する。
従来例（第５図）より縮小できるため、同一ビン数での
キャビティサイズが小さくなり、パッケージサイズを縮
小できる。また、キャビティサイズが小さいため、ワイ
ヤー長が短く、ワイヤーのタレ、カール等の不具合が防
止できる。一方、外部リードピッチも従来例より縮小で
きるため、さらにパッケージサイズが小さくなり、実装
密度が向上する。
（実施例２）
第３図は本発明の実施例２を示す縦断面図である。本実
施例は、耐熱性を持つ樹脂板９の上下両面に接着剤ｌＯ
を塗布し、第１のリードフレーム２ａと第２のリードフ
レーム２ｂとをそれぞれ上面と下面に接着して多層配線
板Ｂを形成する。その多層配線板Ｂをセラミック基板１
に低融点ガラス３で固着し、セラミックキャップ４を低
融点ガラス３で多層配線板Ｂに封着する。気密性を保つ
ため、多層配線板Ｂの形成時に、樹脂板９の外側にテー
プ状の低融点ガラスを配置し、多層配線板をセラミック
基板ｌに固着する際に溶かし、リードフレーム間を低融
点ガラスで埋める。第１のリードフレーム２ａと第２の
リードフレーム２ｂとは千鳥足状に成形する。
施例は、耐熱性を持つ樹脂板９の上下両面に接着剤ｌＯ
を塗布し、第１のリードフレーム２ａと第２のリードフ
レーム２ｂとをそれぞれ上面と下面に接着して多層配線
板Ｂを形成する。その多層配線板Ｂをセラミック基板１
に低融点ガラス３で固着し、セラミックキャップ４を低
融点ガラス３で多層配線板Ｂに封着する。気密性を保つ
ため、多層配線板Ｂの形成時に、樹脂板９の外側にテー
プ状の低融点ガラスを配置し、多層配線板をセラミック
基板ｌに固着する際に溶かし、リードフレーム間を低融
点ガラスで埋める。第１のリードフレーム２ａと第２の
リードフレーム２ｂとは千鳥足状に成形する。
本実施例によれば、内部リードピッチを縮小できるため
、実施例１と同様に、パッケージサイズ縮小化による実
装密度の向上、ボンディングの信頼性向上が期待できる
。さらに、外部リードピッチを縮小できるため、パッケ
ージサイズを縮小できる。また、本実施例では、絶縁板
として樹脂板を使用しており、セラミック板の板厚が０
．１ｍｍ限界であるのに対し、数十ミクロンメートル厚
で製作できるため、パッケージの厚さも薄型化できると
いう利点を有する。
、実施例１と同様に、パッケージサイズ縮小化による実
装密度の向上、ボンディングの信頼性向上が期待できる
。さらに、外部リードピッチを縮小できるため、パッケ
ージサイズを縮小できる。また、本実施例では、絶縁板
として樹脂板を使用しており、セラミック板の板厚が０
．１ｍｍ限界であるのに対し、数十ミクロンメートル厚
で製作できるため、パッケージの厚さも薄型化できると
いう利点を有する。
［発明の効果］
以上説明したように本発明は複数のリードフレームを相
互間を絶縁して積層し多層配線化しているため、従来の
単層型のガラス封止型半導体装置に比較して、内部リー
ドピッチを縮小化できる。
互間を絶縁して積層し多層配線化しているため、従来の
単層型のガラス封止型半導体装置に比較して、内部リー
ドピッチを縮小化できる。
その結果、キャビティサイズを縮小化できるため、パッ
ケージサイズが小さくなり、実装密度を向上できるとい
う効果がある。また、キャビティサイズを小さく抑えら
れるため、ワイヤー長が短縮され、ワイヤーのタレ、カ
ール等によるボンディング歩留り低下が防止できる効果
を有する。
ケージサイズが小さくなり、実装密度を向上できるとい
う効果がある。また、キャビティサイズを小さく抑えら
れるため、ワイヤー長が短縮され、ワイヤーのタレ、カ
ール等によるボンディング歩留り低下が防止できる効果
を有する。
第１図は本発明の実施例１を示す縦断面図、第２図は実
施例１のワイヤーボンディング状態を示した部分平面図
、第３図は本発明の実施例２を示す縦断面図、第４図は
従来のガラス封止型半導体装置を示す縦断面図、第５図
は従来のガラス封止型半導体装置のワイヤーボンディン
グ状態を示す部分平面図である。 １・・・セラミック基板 ２・・・リードフレー
ム２ａ・・・第１のリードフレーム ２ｂ・・・第２のリードフレーム ３・・・低融点ガラ
ス４・・・セラミックキャップ ５・・・セラミック
板６・・・高融点ガラス ７・・・半導体素子
８・・・ボンディングワイヤー ９・・・樹脂板１０・
・・接着剤 第１図
施例１のワイヤーボンディング状態を示した部分平面図
、第３図は本発明の実施例２を示す縦断面図、第４図は
従来のガラス封止型半導体装置を示す縦断面図、第５図
は従来のガラス封止型半導体装置のワイヤーボンディン
グ状態を示す部分平面図である。 １・・・セラミック基板 ２・・・リードフレー
ム２ａ・・・第１のリードフレーム ２ｂ・・・第２のリードフレーム ３・・・低融点ガラ
ス４・・・セラミックキャップ ５・・・セラミック
板６・・・高融点ガラス ７・・・半導体素子
８・・・ボンディングワイヤー ９・・・樹脂板１０・
・・接着剤 第１図
Claims (1)
- （１）基板と、多層配線板と、キャップとを有するガラ
ス封止型半導体装置であって、 基板は、半導体素子を搭載するものであり、多層配線板
は、複数のリードフレームを相互間を絶縁して多層に積
層したもので、基板上に搭載されるものであり、前記半
導体素子と各リードフレームとの間はボンディングワイ
ヤーで電気的に接続されるものであり、 キャップは、半導体素子及び該半導体素子とリードフレ
ームとの接続部を気密封止するものであることを特徴と
するガラス封止型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2185979A JPH0472750A (ja) | 1990-07-13 | 1990-07-13 | ガラス封止型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2185979A JPH0472750A (ja) | 1990-07-13 | 1990-07-13 | ガラス封止型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0472750A true JPH0472750A (ja) | 1992-03-06 |
Family
ID=16180232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2185979A Pending JPH0472750A (ja) | 1990-07-13 | 1990-07-13 | ガラス封止型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0472750A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5451815A (en) * | 1993-06-25 | 1995-09-19 | Fujitsu Limited | Semiconductor device with surface mount package adapted for vertical mounting |
| US5497030A (en) * | 1993-06-24 | 1996-03-05 | Shinko Electric Industries Co., Ltd. | Lead frame and resin-molded-type semiconductor device |
| US5821457A (en) * | 1994-03-11 | 1998-10-13 | The Panda Project | Semiconductor die carrier having a dielectric epoxy between adjacent leads |
| US5819403A (en) * | 1994-03-11 | 1998-10-13 | The Panda Project | Method of manufacturing a semiconductor chip carrier |
| US5824950A (en) * | 1994-03-11 | 1998-10-20 | The Panda Project | Low profile semiconductor die carrier |
| US6141869A (en) * | 1998-10-26 | 2000-11-07 | Silicon Bandwidth, Inc. | Apparatus for and method of manufacturing a semiconductor die carrier |
-
1990
- 1990-07-13 JP JP2185979A patent/JPH0472750A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5497030A (en) * | 1993-06-24 | 1996-03-05 | Shinko Electric Industries Co., Ltd. | Lead frame and resin-molded-type semiconductor device |
| US5451815A (en) * | 1993-06-25 | 1995-09-19 | Fujitsu Limited | Semiconductor device with surface mount package adapted for vertical mounting |
| US5821457A (en) * | 1994-03-11 | 1998-10-13 | The Panda Project | Semiconductor die carrier having a dielectric epoxy between adjacent leads |
| US5819403A (en) * | 1994-03-11 | 1998-10-13 | The Panda Project | Method of manufacturing a semiconductor chip carrier |
| US5824950A (en) * | 1994-03-11 | 1998-10-20 | The Panda Project | Low profile semiconductor die carrier |
| US6339191B1 (en) * | 1994-03-11 | 2002-01-15 | Silicon Bandwidth Inc. | Prefabricated semiconductor chip carrier |
| US6828511B2 (en) | 1994-03-11 | 2004-12-07 | Silicon Bandwidth Inc. | Prefabricated semiconductor chip carrier |
| US6977432B2 (en) | 1994-03-11 | 2005-12-20 | Quantum Leap Packaging, Inc. | Prefabricated semiconductor chip carrier |
| US6141869A (en) * | 1998-10-26 | 2000-11-07 | Silicon Bandwidth, Inc. | Apparatus for and method of manufacturing a semiconductor die carrier |
| US6857173B1 (en) | 1998-10-26 | 2005-02-22 | Silicon Bandwidth, Inc. | Apparatus for and method of manufacturing a semiconductor die carrier |
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