JPH0414148A - パリティチェック回路のテスト方法 - Google Patents
パリティチェック回路のテスト方法Info
- Publication number
- JPH0414148A JPH0414148A JP2118199A JP11819990A JPH0414148A JP H0414148 A JPH0414148 A JP H0414148A JP 2118199 A JP2118199 A JP 2118199A JP 11819990 A JP11819990 A JP 11819990A JP H0414148 A JPH0414148 A JP H0414148A
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- Japan
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- cpu
- parity check
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- Pending
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- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、コンピュータ等において、データのパリテ
ィエラーを検出するパリティチェック回路が正常に機能
するか否かをテストするためのパリティチェック回路の
テスト方法に関する。
ィエラーを検出するパリティチェック回路が正常に機能
するか否かをテストするためのパリティチェック回路の
テスト方法に関する。
従来、パリティチエッカ／ジェネレータを用いたパリテ
ィチェック回路をテストする場合は、パリティチエッカ
／ジェネレータによりパリティＲＡＭ内にパリティエラ
ーとなるようなデータを強制的に書込み、このパリティ
エラーとなるデータを読出してパリティチエッカ／ジェ
ネレータに加え、パリティチエッカ／ジェネレータが正
しくパリティエラーを検出してその検出信号を出力する
か否かを調べるようにしている。
ィチェック回路をテストする場合は、パリティチエッカ
／ジェネレータによりパリティＲＡＭ内にパリティエラ
ーとなるようなデータを強制的に書込み、このパリティ
エラーとなるデータを読出してパリティチエッカ／ジェ
ネレータに加え、パリティチエッカ／ジェネレータが正
しくパリティエラーを検出してその検出信号を出力する
か否かを調べるようにしている。
上述した従来のパリティチェック回路のテスト方法では
、上記パリティＲＡＭを含むＲＡＭが複数のＣＰＵによ
り共用とされ、且つこれらのＣＰＵにより非同期でアク
セスされるような場合は次のような問題が生じる９例え
ば、ある一つのＣＰＵがテストを行っていて、ＲＡＭ内
にパリティエラーを発生させる処理を行っているとき、
他のＣＰＵがこのＲＡＭを読出すとパリティエラーを有
するデータが読出されてしまうことになる。
、上記パリティＲＡＭを含むＲＡＭが複数のＣＰＵによ
り共用とされ、且つこれらのＣＰＵにより非同期でアク
セスされるような場合は次のような問題が生じる９例え
ば、ある一つのＣＰＵがテストを行っていて、ＲＡＭ内
にパリティエラーを発生させる処理を行っているとき、
他のＣＰＵがこのＲＡＭを読出すとパリティエラーを有
するデータが読出されてしまうことになる。
この発明は上記のような課題を解決するためになされた
もので、ＲＡＭが複数のＣＰＵで共用される場合にも支
障なくテストを行うことのできるパリティチェック回路
のテスト方法を得ることを目的としている。
もので、ＲＡＭが複数のＣＰＵで共用される場合にも支
障なくテストを行うことのできるパリティチェック回路
のテスト方法を得ることを目的としている。
この発明においては、複数のＣＰＵをイニシャル処理時
に同期させるように成すと共に、記憶装置の特定番地に
強制的にパリティエラーを発生するパリティを書込み、
次にこのパリティを読出してパリティエラーを検出する
ことによりパリティチェック回路のテストをするように
成すと共に、上記の処理を一つのＣＰＵが行っていると
きは他のＣＰＵの上記記憶装置へのアクセスを禁止する
ようにしたものである。
に同期させるように成すと共に、記憶装置の特定番地に
強制的にパリティエラーを発生するパリティを書込み、
次にこのパリティを読出してパリティエラーを検出する
ことによりパリティチェック回路のテストをするように
成すと共に、上記の処理を一つのＣＰＵが行っていると
きは他のＣＰＵの上記記憶装置へのアクセスを禁止する
ようにしたものである。
上記特定番地に書込まれた上記パリティエラーを有する
データは一旦書込まれた後は、複数のＣＰＵが任意に読
出すことにより、パリティチェック回路のテストを行う
ことができると共に、常に一つのＣＰＵのみがアクセス
するので、他のＣＰＵに影響を与えずにテストを行うこ
とができる。
データは一旦書込まれた後は、複数のＣＰＵが任意に読
出すことにより、パリティチェック回路のテストを行う
ことができると共に、常に一つのＣＰＵのみがアクセス
するので、他のＣＰＵに影響を与えずにテストを行うこ
とができる。
以下、この発明の一実施例を図について説明する。
第１図は記憶装置としてのＲＡＭ３及びパリティＲＡＭ
４を、２つの演算処理装置としてのＣＰＵ１とＣＰＵ２
とで共用とした場合の実施例を示す。また、テスト対象
となるパリティチェック回路としてパリティチエッカ／
ジェネレータ５が用いられている。
４を、２つの演算処理装置としてのＣＰＵ１とＣＰＵ２
とで共用とした場合の実施例を示す。また、テスト対象
となるパリティチェック回路としてパリティチエッカ／
ジェネレータ５が用いられている。
ＲＡＭ３はデータベース用であり、パリティＲＡＭ４は
ＲＡＭ３にデータを書込んだときにそのデータに対する
パリティがセットされる。またパリティＲＡＭ４はテス
ト時にはパリティチエッカ／ジェネレータ５からパリテ
ィエラーとなるパリティが書込まれるものである。これ
らのＣＰＵＩ。
ＲＡＭ３にデータを書込んだときにそのデータに対する
パリティがセットされる。またパリティＲＡＭ４はテス
ト時にはパリティチエッカ／ジェネレータ５からパリテ
ィエラーとなるパリティが書込まれるものである。これ
らのＣＰＵＩ。
ＣＰＵ２．ＲＡＭ３．パリティＲＡＭ４及びパリティチ
エッカ／ジェネレータ５は、ＣＰＵＩ用のバッファ６、
ＣＰＵ２用のバッファ７を介してデータバス８により相
互に接続されると共に、ＣＰＵ１のアドレス用のバッフ
ァ９．ＣＰＵ２のアドレス用のバッファＩＯを介してア
ドレスバス１１を介して相互に接続されている。
エッカ／ジェネレータ５は、ＣＰＵＩ用のバッファ６、
ＣＰＵ２用のバッファ７を介してデータバス８により相
互に接続されると共に、ＣＰＵ１のアドレス用のバッフ
ァ９．ＣＰＵ２のアドレス用のバッファＩＯを介してア
ドレスバス１１を介して相互に接続されている。
パリティチエッカ／ジェネレータ５のジェネレータで発
生されるパリティは、ＢＡＤパリティセットモード信号
により制御されるアンドゲート１２を通してパリティＲ
ＡＭ４に書込まれ、また読出された上記データはパリテ
ィチエッカ／ジェネレータ５に加えられて、そのチエツ
ク機能によりパリティチェックが行われる。このチエツ
ク結果は、テストがＣＰＵＩの指示で行われたときは、
アンドゲート１３及びラッチ回路１５を通じて検出信号
ＰＥＲＲＩとして出力され、テストがＣＰＵ２の指示で
行われたときは、アンドゲート１４及びラッチ回路１６
を通じてＰＥＲＲ２として出力される。上記アンドゲー
ト１３．１４はそれぞれＲＥＡＤＩ信号及びＲＥＡＤ２
信号により制御される。またＣＰＵＩとＣＰＵ２とは相
互に割り込み可能に成されている。
生されるパリティは、ＢＡＤパリティセットモード信号
により制御されるアンドゲート１２を通してパリティＲ
ＡＭ４に書込まれ、また読出された上記データはパリテ
ィチエッカ／ジェネレータ５に加えられて、そのチエツ
ク機能によりパリティチェックが行われる。このチエツ
ク結果は、テストがＣＰＵＩの指示で行われたときは、
アンドゲート１３及びラッチ回路１５を通じて検出信号
ＰＥＲＲＩとして出力され、テストがＣＰＵ２の指示で
行われたときは、アンドゲート１４及びラッチ回路１６
を通じてＰＥＲＲ２として出力される。上記アンドゲー
ト１３．１４はそれぞれＲＥＡＤＩ信号及びＲＥＡＤ２
信号により制御される。またＣＰＵＩとＣＰＵ２とは相
互に割り込み可能に成されている。
次に、上記構成によりパリティチエッカ／シェフレータ
５のテストを行う方法について、第２図のタイミングチ
ャートと共に説明する。
５のテストを行う方法について、第２図のタイミングチ
ャートと共に説明する。
ＣＰＵＩとＣＰＵ２とは共通の電源を有しており、第２
図のＰＯＷＥＲＯＮ で示す上記電源の立上げ後に行わ
れるイニシャル処理は、ＣＰＵＩ。
図のＰＯＷＥＲＯＮ で示す上記電源の立上げ後に行わ
れるイニシャル処理は、ＣＰＵＩ。
２相互の割り込み等により同期して行われるものとする
。またパリティチェックは奇数パリティが用いられるも
のとする。パリティチエッカ／ジェネレータ５の最初の
テストは、上記イニシャル処理において、所定のＣＰＵ
、例えばＣＰＵＩによりパリティチェックのプログラム
に基づいて行われる。まず、ＣＰＵＩは第２図に示すよ
うに上記アンドゲート１２に加えられるＢＡＤパリティ
セットモード信号をｒ□、としてアンドゲート１２の出
力が必らず「０」となるように成すと共に、パリティＲ
ＡＭＩＮ信号を「ｏ」として書込みモードと成す。さら
にＣＰＵＩＩＮＴ信号により他のＣＰＵ２がＣＰＵＩの
テスト終了を待つがあるいは記憶装置へのアクセスを禁
止する処理を行う。
。またパリティチェックは奇数パリティが用いられるも
のとする。パリティチエッカ／ジェネレータ５の最初の
テストは、上記イニシャル処理において、所定のＣＰＵ
、例えばＣＰＵＩによりパリティチェックのプログラム
に基づいて行われる。まず、ＣＰＵＩは第２図に示すよ
うに上記アンドゲート１２に加えられるＢＡＤパリティ
セットモード信号をｒ□、としてアンドゲート１２の出
力が必らず「０」となるように成すと共に、パリティＲ
ＡＭＩＮ信号を「ｏ」として書込みモードと成す。さら
にＣＰＵＩＩＮＴ信号により他のＣＰＵ２がＣＰＵＩの
テスト終了を待つがあるいは記憶装置へのアクセスを禁
止する処理を行う。
次に、ＣＰＵＩは上記特定番地Ａに対して、奇数パリテ
ィのパリティエラーを有するデータ、即ち、「１」の個
数が偶数個存在する例えば８ビツトの「オール０」 （
第２図ｒｏｏ （ＨＥＸ）Ｊ ）のデータの書込みを行
う。これによりパリティチエッカ／ジェネレータ５より
アンドゲート１２を介して「０」のパリティがＲＡＭ４
に書込まれることになる。
ィのパリティエラーを有するデータ、即ち、「１」の個
数が偶数個存在する例えば８ビツトの「オール０」 （
第２図ｒｏｏ （ＨＥＸ）Ｊ ）のデータの書込みを行
う。これによりパリティチエッカ／ジェネレータ５より
アンドゲート１２を介して「０」のパリティがＲＡＭ４
に書込まれることになる。
次に、第２図で上記特定番地Ａがリードされ、さらに上
記ＲＥＡＤ１信号がｒｌＪとなってアンドゲート１３に
加えられる。これによってパリティＲＡＭに書込まれた
上記「０」のパリティが読出されてパリティチエッカ／
ジェネレータ５に加えられる。パリティチエッカ／ジェ
ネレータ５は奇数パリティでパリティチェックを行うよ
うに成されているので、正常に機能すれば、パリティエ
ラー発生を検出して、例えば 「１」の検出信号を出力
する。この検出信号はアンドゲート１３を介してラッチ
回Ｎ１５でラッチされ、第２図に示す検出信号ＰＥＲＲ
１として出力される。
記ＲＥＡＤ１信号がｒｌＪとなってアンドゲート１３に
加えられる。これによってパリティＲＡＭに書込まれた
上記「０」のパリティが読出されてパリティチエッカ／
ジェネレータ５に加えられる。パリティチエッカ／ジェ
ネレータ５は奇数パリティでパリティチェックを行うよ
うに成されているので、正常に機能すれば、パリティエ
ラー発生を検出して、例えば 「１」の検出信号を出力
する。この検出信号はアンドゲート１３を介してラッチ
回Ｎ１５でラッチされ、第２図に示す検出信号ＰＥＲＲ
１として出力される。
ＣＰＵＩは上記のテスト処理終了後、ＣＰＵ ＩＩＮＴ
信号により、ＣＰＵ２に対して処理終了を知らせると共
に、ＲＡＭ３及びパリティＲＡＭ４へのアクセスを許可
する。
信号により、ＣＰＵ２に対して処理終了を知らせると共
に、ＲＡＭ３及びパリティＲＡＭ４へのアクセスを許可
する。
以降は、ＣＰＵＩ又はＣＰＵ２は任意に非同期で上記番
地ＡのパリティＲＡＭ４をアクセスして、「オールＯＪ
のデータを読出すことにより、パリティエラーを発生さ
せてテストを行うことができる。その場合、他のＣＰＵ
に対して何ら支障なくテストを行うことができる。なお
、ＣＰＵＩによりテストを行う場合は、ＲＥＡＤＩ信号
をｒｌｊとして検出信号ＰＥＲＲ１を得、ＣＰＵ２によ
りテストを行う場合は、ＲＥＡＤ２信号を「１」として
検出信号ＰＥＲＲ２を得るように成される。
地ＡのパリティＲＡＭ４をアクセスして、「オールＯＪ
のデータを読出すことにより、パリティエラーを発生さ
せてテストを行うことができる。その場合、他のＣＰＵ
に対して何ら支障なくテストを行うことができる。なお
、ＣＰＵＩによりテストを行う場合は、ＲＥＡＤＩ信号
をｒｌｊとして検出信号ＰＥＲＲ１を得、ＣＰＵ２によ
りテストを行う場合は、ＲＥＡＤ２信号を「１」として
検出信号ＰＥＲＲ２を得るように成される。
この発明によれば、複数のＣＰＵを電源立上げ後のイニ
シャル処理で同期させると共にこれらのＣＰＵで共用さ
れる記憶装置の特定番地に強制的に所定のパリティを書
込み、次にこのパリティを読出してパリティチェック回
路でチエツクするように成すと共に、上記の処理を一つ
のＣＰＵが行っているときは他のＣＰＵの上記記憶装置
へのアクセスを禁止するようにしたので、上記特定番地
に書込まれた上記パリティは一旦書込まれた後は、複数
のＣＰＵが任意に読出すことにより、パリティチェック
回路のテストを行うことができると共。
シャル処理で同期させると共にこれらのＣＰＵで共用さ
れる記憶装置の特定番地に強制的に所定のパリティを書
込み、次にこのパリティを読出してパリティチェック回
路でチエツクするように成すと共に、上記の処理を一つ
のＣＰＵが行っているときは他のＣＰＵの上記記憶装置
へのアクセスを禁止するようにしたので、上記特定番地
に書込まれた上記パリティは一旦書込まれた後は、複数
のＣＰＵが任意に読出すことにより、パリティチェック
回路のテストを行うことができると共。
に、常に一つのＣＰＵのみがアクセスするので、他のＣ
ＰＵに影響を与えずにテストを行うことができる等の効
果が得られる。
ＰＵに影響を与えずにテストを行うことができる等の効
果が得られる。
第１図はこの発明によるパリティチェック回路のテスト
方法を示す構成図、第２図は動作を示すタイミングチャ
ートである。 ■はＣＰＵ、２はＣＰＵ、３はＲＡＭ、４はパリティＲ
ＡＭ、５はパリティチエッカ／ジェネレータ、１２はア
ンドゲート。 第１図
方法を示す構成図、第２図は動作を示すタイミングチャ
ートである。 ■はＣＰＵ、２はＣＰＵ、３はＲＡＭ、４はパリティＲ
ＡＭ、５はパリティチエッカ／ジェネレータ、１２はア
ンドゲート。 第１図
Claims (1)
- 複数の演算処理装置を電源投入後におけるイニシャル処
理において同期をとるように成すと共に、上記複数の演
算処理装置により共用される記憶装置の特定番地に強制
的に所定のパリテイエラーとなるパリテイを書込み、次
に上記パリテイを読出してパリテイエラーを検出するこ
とにより、パリテイチェック回路のテストを行うと共に
、上記処理を一つの演算処理装置が行っているときは他
の演算処理装置による上記記憶装置に対するアクセスを
禁止するようにしたパリテイチェック回路のテスト方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2118199A JPH0414148A (ja) | 1990-05-08 | 1990-05-08 | パリティチェック回路のテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2118199A JPH0414148A (ja) | 1990-05-08 | 1990-05-08 | パリティチェック回路のテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0414148A true JPH0414148A (ja) | 1992-01-20 |
Family
ID=14730635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2118199A Pending JPH0414148A (ja) | 1990-05-08 | 1990-05-08 | パリティチェック回路のテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0414148A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5384654A (en) * | 1976-12-30 | 1978-07-26 | Fujitsu Ltd | Error correction circuit having test function |
| JPS57146349A (en) * | 1981-03-05 | 1982-09-09 | Usac Electronics Ind Co Ltd | Discriminating method of performance of check circuit |
| JPH01126740A (ja) * | 1987-11-11 | 1989-05-18 | Nec Corp | 擬障回路 |
-
1990
- 1990-05-08 JP JP2118199A patent/JPH0414148A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5384654A (en) * | 1976-12-30 | 1978-07-26 | Fujitsu Ltd | Error correction circuit having test function |
| JPS57146349A (en) * | 1981-03-05 | 1982-09-09 | Usac Electronics Ind Co Ltd | Discriminating method of performance of check circuit |
| JPH01126740A (ja) * | 1987-11-11 | 1989-05-18 | Nec Corp | 擬障回路 |
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