JPS63201858A - メモリ試験方式 - Google Patents
メモリ試験方式Info
- Publication number
- JPS63201858A JPS63201858A JP62036483A JP3648387A JPS63201858A JP S63201858 A JPS63201858 A JP S63201858A JP 62036483 A JP62036483 A JP 62036483A JP 3648387 A JP3648387 A JP 3648387A JP S63201858 A JPS63201858 A JP S63201858A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- read
- memory chips
- written
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title abstract description 15
- 238000010998 test method Methods 0.000 claims description 6
- 230000002159 abnormal effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ試験方式に関し、特に複数のメモリチッ
プを備えたメモリ試験方式に関する。
プを備えたメモリ試験方式に関する。
従来、この種のメモリ試験方式は、既知のデータをメモ
リの各番地に書込み、その書込んだ番地からデータを読
出し、その読出したデータの内容が書込んだ内容と等し
いかをプログラムで検査していた。
リの各番地に書込み、その書込んだ番地からデータを読
出し、その読出したデータの内容が書込んだ内容と等し
いかをプログラムで検査していた。
上述した従来のメモリ試験方式は、各番地の書込み読出
しは、プログラムによって試験を順番に行なうため、近
年のメモリチップの大容量化および低価格化に伴い大量
のメモリを実装した装置が多くなっているので、試験す
べき番地が多くなり試験時間が長くなるという欠点があ
る。
しは、プログラムによって試験を順番に行なうため、近
年のメモリチップの大容量化および低価格化に伴い大量
のメモリを実装した装置が多くなっているので、試験す
べき番地が多くなり試験時間が長くなるという欠点があ
る。
本発明の目的は、複数のメモリチップに対し同時に、デ
ータの書込み、読出し及び読出されたデータに対するチ
ェックを行なえるメモリ試験方式を提供することにある
。
ータの書込み、読出し及び読出されたデータに対するチ
ェックを行なえるメモリ試験方式を提供することにある
。
本発明のメモリ試験方式は、複数のメモリチップより構
成されるメモリのメモリ試験方式において、前記複数の
メモリチップに対し同時に同一データを書込ませる書込
み手段と、前記複数のメモリチップから同時にデータを
読み出す読み出し手段と、この読み出されたデータ同志
が一致しており且つ、そのデータが書込んだ内容と一致
しているかをチェックするチェック手段と、このチェッ
ク手段にて正常または異常の判定を行なう判定手段を備
えて構成されている。
成されるメモリのメモリ試験方式において、前記複数の
メモリチップに対し同時に同一データを書込ませる書込
み手段と、前記複数のメモリチップから同時にデータを
読み出す読み出し手段と、この読み出されたデータ同志
が一致しており且つ、そのデータが書込んだ内容と一致
しているかをチェックするチェック手段と、このチェッ
ク手段にて正常または異常の判定を行なう判定手段を備
えて構成されている。
次に本発明′の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
第１図に示すメモリは８ビツトＸ１２８にワードの容量
をもち８ビツト×３２にワードのメモリチップ７−ｉ（
ｉ＝ｏ〜３）が４個で構成されている。メモリチップ７
−ｉは１５ビツトのアドレスバス１に接続され、入力お
よび出力は８ビツトからなるデータバス２を介して中央
処理装置（図示省略′）とデータの授受を行なう。出力
バスはバス上で、全メモリチップ７−ｉの出力がワイヤ
ドＯＲされている。テストモードフリップフロップ３は
、中央処理装置からセット及びリセットされ、セット時
に同時にアクセス許′可信号３ａを発生する。書込パル
ス発生回路４及び読出パルス発生回路６は、中央処理装
置からのメモリ書込指令およびメモリ読出指令により起
動される。同時アクセス許可信号３ａが０″の場合は、
メモリアドレス最上位信号５で指定されるメモリチップ
に対し、書込パルス４ａ〜４ｄまたは読出パルス６ａ〜
６ｄのいずれか１つに許可信号を発生させる。同時アク
セス許可信号３ａが“１″の場合は、メモリアドレス最
上位信号５の値にかかわりなく、全メモリチップ７−ｉ
の書込パルス４ａ〜４ｄまたは６ａ〜６ｄに許可信号を
発生させる。
をもち８ビツト×３２にワードのメモリチップ７−ｉ（
ｉ＝ｏ〜３）が４個で構成されている。メモリチップ７
−ｉは１５ビツトのアドレスバス１に接続され、入力お
よび出力は８ビツトからなるデータバス２を介して中央
処理装置（図示省略′）とデータの授受を行なう。出力
バスはバス上で、全メモリチップ７−ｉの出力がワイヤ
ドＯＲされている。テストモードフリップフロップ３は
、中央処理装置からセット及びリセットされ、セット時
に同時にアクセス許′可信号３ａを発生する。書込パル
ス発生回路４及び読出パルス発生回路６は、中央処理装
置からのメモリ書込指令およびメモリ読出指令により起
動される。同時アクセス許可信号３ａが０″の場合は、
メモリアドレス最上位信号５で指定されるメモリチップ
に対し、書込パルス４ａ〜４ｄまたは読出パルス６ａ〜
６ｄのいずれか１つに許可信号を発生させる。同時アク
セス許可信号３ａが“１″の場合は、メモリアドレス最
上位信号５の値にかかわりなく、全メモリチップ７−ｉ
の書込パルス４ａ〜４ｄまたは６ａ〜６ｄに許可信号を
発生させる。
次に本実施例の動作説明を行なう。中央処理装置上のテ
ストプログラムはまずテストモードフリップフロップ３
をセットする。次にテストプログラムは、書込データを
準備し、メモリ書込命令を実行する。メモリ書込命令に
より書込パルス発生回路４が起動されるが、同時アクセ
ス許可信号３ａが“１″であるためメモリを二ン７７−
ｉの各々の、書込パルス４ａ〜４ｄに許可信号を発生
させる・この書込″ルス４ａ〜４ｄに許可信号が西牛し
たことにより各メモリチップ７−ｉは、アドレスバス１
で指定されるチップ内番地に、デーツバ５ス２の入力バ
スより受取ったデータを書込む。つづいてテストプログ
ラムは、同一番地のメモリ読出指令案実行する。書込時
と同様に、同時アクセス許可信号３ａが“１″であるた
め、読出パルス発１生回路９から全メモリチップ７−ｉ
の読中パルス６ａ〜６ｄに許可信号を発生させる。この
読出パルス６・〜６ｄに許可呼号が発生したことにより
、指定さ、れなチップ内番地のデータが、データバスネ
の出力バスに読出される。各メモリチップ７−ｉの出力
バスはワイヤドＯＲされているため、全メモリチップ７
−ｉから読出されたデータが同、−の場合（よ、中央処
理装置に同一の読出データが読取られる。書込誤り支は
読出誤りの一部違うデータがある場合は、各メモリチッ
プ？−ｉがらの読出データが同一でなく、８ビツトデー
タのうち１″が“０″と誤って読出されると、そのビッ
トが“０″の状態で中央処理装置に読取られる。テスト
プログラムは、全読出した値と、書込んだ値とを比較す
ることに、より全メモリチップ７□ および読出しが行
なわれたかを 検定するため、前述のように一部メモリチップ７−１に
誤りがある場合に比較エラーとして検出できる。
ストプログラムはまずテストモードフリップフロップ３
をセットする。次にテストプログラムは、書込データを
準備し、メモリ書込命令を実行する。メモリ書込命令に
より書込パルス発生回路４が起動されるが、同時アクセ
ス許可信号３ａが“１″であるためメモリを二ン７７−
ｉの各々の、書込パルス４ａ〜４ｄに許可信号を発生
させる・この書込″ルス４ａ〜４ｄに許可信号が西牛し
たことにより各メモリチップ７−ｉは、アドレスバス１
で指定されるチップ内番地に、デーツバ５ス２の入力バ
スより受取ったデータを書込む。つづいてテストプログ
ラムは、同一番地のメモリ読出指令案実行する。書込時
と同様に、同時アクセス許可信号３ａが“１″であるた
め、読出パルス発１生回路９から全メモリチップ７−ｉ
の読中パルス６ａ〜６ｄに許可信号を発生させる。この
読出パルス６・〜６ｄに許可呼号が発生したことにより
、指定さ、れなチップ内番地のデータが、データバスネ
の出力バスに読出される。各メモリチップ７−ｉの出力
バスはワイヤドＯＲされているため、全メモリチップ７
−ｉから読出されたデータが同、−の場合（よ、中央処
理装置に同一の読出データが読取られる。書込誤り支は
読出誤りの一部違うデータがある場合は、各メモリチッ
プ？−ｉがらの読出データが同一でなく、８ビツトデー
タのうち１″が“０″と誤って読出されると、そのビッ
トが“０″の状態で中央処理装置に読取られる。テスト
プログラムは、全読出した値と、書込んだ値とを比較す
ることに、より全メモリチップ７□ および読出しが行
なわれたかを 検定するため、前述のように一部メモリチップ７−１に
誤りがある場合に比較エラーとして検出できる。
上述したようにテストモードでは、メモリアドレス最上
位信号５の内容に関係なく、アドレスバ、ス１で指定す
るチップ内番地のデータを、全メモリチップ７−ｉから
同時に読出すことができる。
位信号５の内容に関係なく、アドレスバ、ス１で指定す
るチップ内番地のデータを、全メモリチップ７−ｉから
同時に読出すことができる。
このためテストプログラムでは、チップ内アドレスのＯ
〜３２に番地に関して試験すれば、メモリ０〜１２８に
番地の正常性が試験できる。
〜３２に番地に関して試験すれば、メモリ０〜１２８に
番地の正常性が試験できる。
以、上説明したように本発明のメモリ試験方式は、複数
のメモリチップに対し同時にデータの書込み、読出し及
び読出されたデータに対するチェックを可能にしたこと
により、従来方式と比較し格段に短い時間でメモリ試験
を行なうことができる効果がある。
のメモリチップに対し同時にデータの書込み、読出し及
び読出されたデータに対するチェックを可能にしたこと
により、従来方式と比較し格段に短い時間でメモリ試験
を行なうことができる効果がある。
第１図は本発明の一実施例のブロック図である。
１・・・アオレスバス、２・・・データバス、３・・・
テストモードフリップフロップ、３ａ・・・同時アクセ
ス許可信号、４・・・書込パルス発生回路、４ａ〜４ｄ
・・・書込パルス、５・・・メモリアドレス最上位信号
、６・・・読出パルス発生回路、６ａ〜６ｄ・・・読出
パルス、７−ｉ（ｉ＝ｏ〜３）・・・メモリチップテス
トモードブリ１．グフロツフ。
テストモードフリップフロップ、３ａ・・・同時アクセ
ス許可信号、４・・・書込パルス発生回路、４ａ〜４ｄ
・・・書込パルス、５・・・メモリアドレス最上位信号
、６・・・読出パルス発生回路、６ａ〜６ｄ・・・読出
パルス、７−ｉ（ｉ＝ｏ〜３）・・・メモリチップテス
トモードブリ１．グフロツフ。
Claims (1)
- 複数のメモリチップより構成されるメモリのメモリ試験
方式において、前記複数のメモリチップに対し同時に同
一データを書込ませる書込み手段と、前記複数のメモリ
チップから同時にデータを読み出す読み出し手段と、こ
の読み出されたデータ同志が一致しており且つ、そのデ
ータが書込んだ内容と一致しているかをチェックするチ
ェック手段と、このチェック手段にて正常または異常の
判定を行なう判定手段とを備えたことを特徴とするメモ
リ試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62036483A JPS63201858A (ja) | 1987-02-18 | 1987-02-18 | メモリ試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62036483A JPS63201858A (ja) | 1987-02-18 | 1987-02-18 | メモリ試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63201858A true JPS63201858A (ja) | 1988-08-19 |
Family
ID=12471064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62036483A Pending JPS63201858A (ja) | 1987-02-18 | 1987-02-18 | メモリ試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63201858A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6501690B2 (en) | 1999-12-08 | 2002-12-31 | Nec Corporation | Semiconductor memory device capable of concurrently diagnosing a plurality of memory banks and method thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58150198A (ja) * | 1982-03-03 | 1983-09-06 | Usac Electronics Ind Co Ltd | メモリのチエツク方式 |
-
1987
- 1987-02-18 JP JP62036483A patent/JPS63201858A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58150198A (ja) * | 1982-03-03 | 1983-09-06 | Usac Electronics Ind Co Ltd | メモリのチエツク方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6501690B2 (en) | 1999-12-08 | 2002-12-31 | Nec Corporation | Semiconductor memory device capable of concurrently diagnosing a plurality of memory banks and method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4191996A (en) | Self-configurable computer and memory system | |
| US5072450A (en) | Method and apparatus for error detection and localization | |
| JPH08263395A (ja) | バス状態分析器及びその内部バス試し方法 | |
| GB2201016A (en) | Memories and the testing thereof | |
| US4811347A (en) | Apparatus and method for monitoring memory accesses and detecting memory errors | |
| KR100771263B1 (ko) | 메모리 어레이 테스트 방법과 이를 구현하기 위해 배열된메모리 기반 디바이스 | |
| JPS63201858A (ja) | メモリ試験方式 | |
| JPH05342113A (ja) | 組み込み型システムのｒａｍの故障検出方法 | |
| JPS58155599A (ja) | メモリテスタ− | |
| JPS585681A (ja) | 半導体メモリ試験装置 | |
| JP2765659B2 (ja) | データ処理装置の自己テスト方式 | |
| JPS6167162A (ja) | メモリチエツク回路 | |
| JPS6035695B2 (ja) | メモリ試験方式 | |
| JPH1186595A (ja) | 半導体メモリ試験装置 | |
| JPS6218943B2 (ja) | ||
| JPS6165341A (ja) | ハードウエアマツチヤ装置 | |
| JPH01282658A (ja) | 共通バス誤り検出方式 | |
| JPS58164094A (ja) | メモリ試験方法 | |
| JPS5860362A (ja) | 割込信号発生方式 | |
| JPS6321999B2 (ja) | ||
| JPS62290951A (ja) | メモリチエツク装置 | |
| JPH08305636A (ja) | メモリ装置 | |
| JPS63239547A (ja) | メモリ機器 | |
| JPS63250755A (ja) | メモリのテスト方法 | |
| JPH03126147A (ja) | 外部記憶装置のテスト方式 |