JPS5860362A - 割込信号発生方式 - Google Patents
割込信号発生方式Info
- Publication number
- JPS5860362A JPS5860362A JP56159017A JP15901781A JPS5860362A JP S5860362 A JPS5860362 A JP S5860362A JP 56159017 A JP56159017 A JP 56159017A JP 15901781 A JP15901781 A JP 15901781A JP S5860362 A JPS5860362 A JP S5860362A
- Authority
- JP
- Japan
- Prior art keywords
- parity
- address
- interruption signal
- data
- storage device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、情報処理装置における割込信号発生方式、特
に簡単な構成でブレイクポイントにて割込信号を発生し
得る方式に関する。
に簡単な構成でブレイクポイントにて割込信号を発生し
得る方式に関する。
情報処理装置においては、テスト等の目的で。
メモリの所定アドレスにアクヤスが生じた時点を検出す
る機能が付与されている。これは、所定アドレスで情報
処理装置を止め、所定アドレスのアクセス時点の各種レ
ジスタ情報を収集し解析したり、または回路状態を試験
したりするのに用いられる。
る機能が付与されている。これは、所定アドレスで情報
処理装置を止め、所定アドレスのアクセス時点の各種レ
ジスタ情報を収集し解析したり、または回路状態を試験
したりするのに用いられる。
従来、メモリの所定アドレスにアクセスがあったことを
検出する方式として、アドレスマツチ方式や、ソフトウ
ェア割込命令書き変え方式等がある。前者の方式は、所
定アドレスを格納しておくレジスタ、メモリをアクセス
するアドレス信号と該レジスタの内容と“を比較する比
較器等の余分なハード必要とし９価格が高いくなってし
まう。また、後者の方式は、所定アドレスの内容をソフ
トウェア割込命令に書き変えておき、実行されると割込
みが生じることで目的を達成するものであるが、プログ
ラムの実行が該アドレスに来ス、該命令が実行されない
と該ソフトウェア割込命令はそのままメモリに残ってし
まい、テスト等に関係ない時に該命令が実行されると逆
に異常割込みとなり、一種の障害原因となってしまう。
検出する方式として、アドレスマツチ方式や、ソフトウ
ェア割込命令書き変え方式等がある。前者の方式は、所
定アドレスを格納しておくレジスタ、メモリをアクセス
するアドレス信号と該レジスタの内容と“を比較する比
較器等の余分なハード必要とし９価格が高いくなってし
まう。また、後者の方式は、所定アドレスの内容をソフ
トウェア割込命令に書き変えておき、実行されると割込
みが生じることで目的を達成するものであるが、プログ
ラムの実行が該アドレスに来ス、該命令が実行されない
と該ソフトウェア割込命令はそのままメモリに残ってし
まい、テスト等に関係ない時に該命令が実行されると逆
に異常割込みとなり、一種の障害原因となってしまう。
本発明の目的は、上記欠点を無くすことであり。
この目的は、記憶装置より続出した情報１εつきパリテ
ィチェックを行ない、誤りがあった時割込み信号を発生
ずるパリティチェック部、及び、実行された時に割込信
号を発生すべき処理が格納されている記憶装置の格納領
域の内容に誤ったパリティ符号を付すパリティ変更処理
部とを備えることによっ゛ζ達成される。以下に図面を
用いて本発明の詳細な説明する。
ィチェックを行ない、誤りがあった時割込み信号を発生
ずるパリティチェック部、及び、実行された時に割込信
号を発生すべき処理が格納されている記憶装置の格納領
域の内容に誤ったパリティ符号を付すパリティ変更処理
部とを備えることによっ゛ζ達成される。以下に図面を
用いて本発明の詳細な説明する。
図は３本発明の実施例であり１図においてｌは記憶装置
、２は中央処理装置、３はパリティチェック部であるパ
リティチェック回路、４はパリティ生成回路、５はデー
タレジスタ、６は割込処理部、７はパリティ変更処理部
であるブレイクポイント設定処理部、８はパリティ変更
を行うパリティ反転回路、９はデータバス、１０は記憶
装置内のデータ格納場所の１つを示す。
、２は中央処理装置、３はパリティチェック部であるパ
リティチェック回路、４はパリティ生成回路、５はデー
タレジスタ、６は割込処理部、７はパリティ変更処理部
であるブレイクポイント設定処理部、８はパリティ変更
を行うパリティ反転回路、９はデータバス、１０は記憶
装置内のデータ格納場所の１つを示す。
次に勤務を説明する。記憶装置ｌに格納されるデータは
パリティ生成回路４にてパリティがデータレジスタ５の
内容に付与される。通常時、ブレイクポイント設定処理
部７は、パリティ反転回路３＋、：対し、ｒｌＪを出力
しており９通常のパリティ力付与される。記憶装置１が
ら続出されたデータはパリティチェック回路３でチェ・
ツクが行われ。
パリティ生成回路４にてパリティがデータレジスタ５の
内容に付与される。通常時、ブレイクポイント設定処理
部７は、パリティ反転回路３＋、：対し、ｒｌＪを出力
しており９通常のパリティ力付与される。記憶装置１が
ら続出されたデータはパリティチェック回路３でチェ・
ツクが行われ。
誤りが検出されると割込処理部６へ通知される。
次に、ブレイクポイントの設定４を説明する。ブレイク
ポイント設定処理部７は、ブレイクポイント即ち割込信
号り発生すべきアドレスで記憶装置ｌをアクセスしデー
タを続出す。ブレイクポイント設定処理部７はパリティ
反転回路８に対し、今度は「０」を出力しており、デー
タレジスタ５の内容を記憶装置１に書込むと本来のパリ
ティ符号とは逆の値が格納されることとなる。
ポイント設定処理部７は、ブレイクポイント即ち割込信
号り発生すべきアドレスで記憶装置ｌをアクセスしデー
タを続出す。ブレイクポイント設定処理部７はパリティ
反転回路８に対し、今度は「０」を出力しており、デー
タレジスタ５の内容を記憶装置１に書込むと本来のパリ
ティ符号とは逆の値が格納されることとなる。
次に、中央処理装置２が記憶装置１を順次アクセスして
処理を進行して行き、当該アドレスにアクセスが行われ
ると、当該アドレスには誤ったパリティ符号が付与され
ているから、パリティチェック回路３は誤りを検出し１
割込み処理部６へ割込信号を発生する。従って、ブレイ
クポイントで割込信号が生ずる゛こととなる。
処理を進行して行き、当該アドレスにアクセスが行われ
ると、当該アドレスには誤ったパリティ符号が付与され
ているから、パリティチェック回路３は誤りを検出し１
割込み処理部６へ割込信号を発生する。従って、ブレイ
クポイントで割込信号が生ずる゛こととなる。
以上述べた如く１本発明にれぼ、単にパリティ反転回路
８を設け、ブレイクポイントに対応するアドレスのデー
タのパリティ符号を不整合とするだけで、所定アドレス
のアクセス時点で割込み信号を発生することが出来る。
８を設け、ブレイクポイントに対応するアドレスのデー
タのパリティ符号を不整合とするだけで、所定アドレス
のアクセス時点で割込み信号を発生することが出来る。
図は本発明の実施例である。
図において２１は記憶装置、２は中央処理装置。
３はパリティチェック回路、４はパリティ生成回路、５
はデータレジスタ、６は割込処理部、７はブレイクポイ
ント設定処理部、８はパリティ反転回路、９はデータバ
ス、１０は記憶装置内のデータ格納場所を示す。
はデータレジスタ、６は割込処理部、７はブレイクポイ
ント設定処理部、８はパリティ反転回路、９はデータバ
ス、１０は記憶装置内のデータ格納場所を示す。
Claims (1)
- パリティ符号を付して情報の記憶を行う記憶装置から、
順次命令を続出すことにより処理を進める処理装置のブ
レイクポイントでの割込信号発生方式において、記憶装
置より続出した情報につきバリティチ纂ツクを行ない、
誤りがあった時割込信号を発生するパリティチェック部
、及び５実行された時に割込信号を発生すべき処理が格
納されている記憶装置の格納領域の内容に誤ったパリテ
ィ符号を付すパリティ変更処理部とを備えたことを特徴
とする割込信号発生方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56159017A JPS5860362A (ja) | 1981-10-06 | 1981-10-06 | 割込信号発生方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56159017A JPS5860362A (ja) | 1981-10-06 | 1981-10-06 | 割込信号発生方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5860362A true JPS5860362A (ja) | 1983-04-09 |
Family
ID=15684425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56159017A Pending JPS5860362A (ja) | 1981-10-06 | 1981-10-06 | 割込信号発生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5860362A (ja) |
-
1981
- 1981-10-06 JP JP56159017A patent/JPS5860362A/ja active Pending
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