JPH04142039A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04142039A JPH04142039A JP26481890A JP26481890A JPH04142039A JP H04142039 A JPH04142039 A JP H04142039A JP 26481890 A JP26481890 A JP 26481890A JP 26481890 A JP26481890 A JP 26481890A JP H04142039 A JPH04142039 A JP H04142039A
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- JP
- Japan
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- gate electrode
- offset
- film
- sidewall spacer
- diffusion layer
- Prior art date
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、ＬＤＤ構造と称されており、低濃度の不純物
領域によるオフセットで高濃度の不純物領域近傍の電界
を緩和している半導体装置の製造方法に関するものであ
る。
領域によるオフセットで高濃度の不純物領域近傍の電界
を緩和している半導体装置の製造方法に関するものであ
る。
〔発明の概要］
本発明は、上記の様な半導体装置の製造方法において、
ゲート電極とその上部に積層されているオフセット膜と
に側壁スペーサを形成した状態で高ｔＭ度の不純物領域
を形成し、その後にオフセット膜と側壁スペーサとをエ
ッチバックすることによって、微細でしかも信軌性の高
い半導体装置を製造することができる様にしたものであ
る。
ゲート電極とその上部に積層されているオフセット膜と
に側壁スペーサを形成した状態で高ｔＭ度の不純物領域
を形成し、その後にオフセット膜と側壁スペーサとをエ
ッチバックすることによって、微細でしかも信軌性の高
い半導体装置を製造することができる様にしたものであ
る。
ＭＯＳ）ランジスタの各種特性がホ・ノドキャリアによ
って劣化したり経時変化したりするのを緩和する構造と
して、ＬＤＤ構造がある。
って劣化したり経時変化したりするのを緩和する構造と
して、ＬＤＤ構造がある。
ＭＯＳトランジスタでは、第２図に示す様に半導体基体
１１の表面のゲート酸化膜１２上にゲート電極１３が形
成されているが、ＬＤＤ構造では、ゲート電極１３の側
部に側壁スペーサ１４が形成されている。
１１の表面のゲート酸化膜１２上にゲート電極１３が形
成されているが、ＬＤＤ構造では、ゲート電極１３の側
部に側壁スペーサ１４が形成されている。
Ｎ−拡散Ｊｉ１５はゲート電極１３をマスクにして形成
されるが、Ｎ゛拡散層１６はゲート電極１３と側壁スペ
ーサ１４とをマスクにして形成される。
されるが、Ｎ゛拡散層１６はゲート電極１３と側壁スペ
ーサ１４とをマスクにして形成される。
従って、側壁スペーサ１４下にＮ−拡散層１５が残され
、二〇Ｎ−拡散層１５によるオフセットで、Ｎ゛拡散層
１６のうちの一方であるドレイン領域近傍の電界が緩和
されている。
、二〇Ｎ−拡散層１５によるオフセットで、Ｎ゛拡散層
１６のうちの一方であるドレイン領域近傍の電界が緩和
されている。
ところが、半導体装置の微細化に伴って、縦方向の段差
も緩和するために、ゲート電極１３の膜厚Ｈも薄くなっ
てきている。
も緩和するために、ゲート電極１３の膜厚Ｈも薄くなっ
てきている。
この結果、側壁スペーサ１４０幅が狭くなって。
Ｎ−拡散層１５によるオフセ・ント量りも小さくなって
きている。
きている。
そして、デザインルールがハーフミクロンレベルになる
と、オフセット量りが不十分になり、Ｎ°拡散層１６近
傍の電界を十分には緩和することができなくなってきて
いる。
と、オフセット量りが不十分になり、Ｎ°拡散層１６近
傍の電界を十分には緩和することができなくなってきて
いる。
これを解決する手段の一つとして、Ｎ−拡散層１５の不
純物濃度を高くし、Ｎ−拡散層１５をチャネル方向へ広
げてオフセット量りを確保する方法もある。
純物濃度を高くし、Ｎ−拡散層１５をチャネル方向へ広
げてオフセット量りを確保する方法もある。
しかしこの方法では、Ｎ−拡散層１５が深さ方向へも広
がって接合深さＸ、が深くなり、パンチスルー耐圧が劣
化する。
がって接合深さＸ、が深くなり、パンチスルー耐圧が劣
化する。
〔課題を解決す゛るための手段）
本発明による半導体装置の製造方法は、オフセット膜１
７が上部に積層されているゲート電極１３を半導体基体
ｌｌ上に形成し、前記ケート電極１３をマスクにして不
純物濃度が相対的に低い第１の不純物領域１５を前記半
導体基体１１に形成し、前記ゲート電極１３と前記オフ
セット膜１７との側部に側壁スペーサ１４を形成し、前
記ゲート電極１３と前記側壁スペーサ１４とをマスクに
して不純物濃度が相対的に高い第２の不純物領域１６を
前記半導体基体１１に形成し、前記オフセット膜１７と
前記側壁スペーサ１４とをエッチバンクしている。
７が上部に積層されているゲート電極１３を半導体基体
ｌｌ上に形成し、前記ケート電極１３をマスクにして不
純物濃度が相対的に低い第１の不純物領域１５を前記半
導体基体１１に形成し、前記ゲート電極１３と前記オフ
セット膜１７との側部に側壁スペーサ１４を形成し、前
記ゲート電極１３と前記側壁スペーサ１４とをマスクに
して不純物濃度が相対的に高い第２の不純物領域１６を
前記半導体基体１１に形成し、前記オフセット膜１７と
前記側壁スペーサ１４とをエッチバンクしている。
（作用］
本発明による半導体装置の製造方法では、ゲート電極１
３とオフセット膜１７との側部に側壁スペーサ１４を形
成しているので、ゲート電極１３０側部にのみ側壁スペ
ーサ１４を形成する場合に比べて、側壁スペーサ１４０
幅が広い。
３とオフセット膜１７との側部に側壁スペーサ１４を形
成しているので、ゲート電極１３０側部にのみ側壁スペ
ーサ１４を形成する場合に比べて、側壁スペーサ１４０
幅が広い。
そして、第２の不純物領域１６の形成に際して側壁スペ
ーサ１４をもマスクにしているので、第１の不純′＃Ｊ
領域１５によるオフセット量りが大きい。従って、第２
の不純物領域１６近傍の電界を十分に緩和することがで
きる。
ーサ１４をもマスクにしているので、第１の不純′＃Ｊ
領域１５によるオフセット量りが大きい。従って、第２
の不純物領域１６近傍の電界を十分に緩和することがで
きる。
しかも、オフセット膜１７と側壁スペーサ１４とは第２
の不純物領域１６の形成後にエッチハックしているので
、段差は増加しない。
の不純物領域１６の形成後にエッチハックしているので
、段差は増加しない。
（実施例〕
以下、ＮチャネルＭＯ３Ｉ−ランジスタの製造に適用し
た本発明の一実施例を、第１図を参照しながら説明する
。
た本発明の一実施例を、第１図を参照しながら説明する
。
この一実施例では、第１Ａ図に示す様乙こ、半導体基体
１１の表面にゲート酸化膜１２を形成し、このゲート酸
化膜１２上に多結晶Ｓｉ膜等の導電膜と５ｉＯｚ膜とを
順次に積層させる。
１１の表面にゲート酸化膜１２を形成し、このゲート酸
化膜１２上に多結晶Ｓｉ膜等の導電膜と５ｉＯｚ膜とを
順次に積層させる。
そして、これらのＳｉＯ□膜と導電膜とをパターニング
することによって、５ｉＯ７膜から成るオフセ。
することによって、５ｉＯ７膜から成るオフセ。
ト膜１７が上部に積層されているゲート電極１３を形成
する。
する。
その後、ゲート電極１３をマスクにして半導体基体１１
中へＮ型不純物を低濃度にイオン注入することによって
、半導体基体１１中にＮ−拡散層１５を形成する。
中へＮ型不純物を低濃度にイオン注入することによって
、半導体基体１１中にＮ−拡散層１５を形成する。
次に、ＳｉＯ□膜をＣＶＤで全面に堆積させ、このＳｉ
Ｏ２膜をエッチパンクすることによって、第１Ｂ図に示
す様に、ゲート電極１３とオフセント膜１７との側部に
、ＳｉＯ□膜から成る側壁スペーサ１４を形成する。
Ｏ２膜をエッチパンクすることによって、第１Ｂ図に示
す様に、ゲート電極１３とオフセント膜１７との側部に
、ＳｉＯ□膜から成る側壁スペーサ１４を形成する。
その後、ゲート電極１３と側壁スペーサ１４とをマスク
にして半導体基体１１中へＮ型不純物を高濃度にイオン
注入することによって、半導体基体１１中にＮ゛拡散層
１６を形成する。
にして半導体基体１１中へＮ型不純物を高濃度にイオン
注入することによって、半導体基体１１中にＮ゛拡散層
１６を形成する。
次に、第１Ｃ図に示す様に、オフセット膜１７がなくな
るまで、このオフセット膜１７と側壁スペーサ１４とを
エッチハックする。
るまで、このオフセット膜１７と側壁スペーサ１４とを
エッチハックする。
゛以上の様な本実施例では、ゲート電極１３の膜厚Ｈは
第２図の場合と同しであるが、ゲート電極１３の上部に
オフセット膜１７を積層させ、これらのゲート電極１３
とオフセット膜１７との側部に側壁スペーサ１４を形成
しているので、Ｎ゛拡散層１６を形成する時の側壁スペ
ーサ１４の幅は第２図の場合よりも広い。
第２図の場合と同しであるが、ゲート電極１３の上部に
オフセット膜１７を積層させ、これらのゲート電極１３
とオフセット膜１７との側部に側壁スペーサ１４を形成
しているので、Ｎ゛拡散層１６を形成する時の側壁スペ
ーサ１４の幅は第２図の場合よりも広い。
従って、段差を緩和するために、Ｎ゛拡散層１６の形成
後にオフセット膜１７と側壁スペーサ１４とをエッチハ
ックして、側壁スペーサ１４の幅が最終的には第２図の
場合と同等程度になっても、Ｎ−拡散層１５によるオフ
セント量りは第２図の場合よりも大きい。
後にオフセット膜１７と側壁スペーサ１４とをエッチハ
ックして、側壁スペーサ１４の幅が最終的には第２図の
場合と同等程度になっても、Ｎ−拡散層１５によるオフ
セント量りは第２図の場合よりも大きい。
この結果、Ｎ゛拡散層１６のうちの一方であるドレイン
領域近傍の電界を十分に緩和することができる。
領域近傍の電界を十分に緩和することができる。
ところで、オフセント量りを大きくすると、ホットキャ
リアによるトランジスタ特性の劣化等を緩和することが
できるが、Ｎ−拡散層１５の抵抗値が増大してトランジ
スタの駆動能力は低下し、両者は二律背反の関係にある
。
リアによるトランジスタ特性の劣化等を緩和することが
できるが、Ｎ−拡散層１５の抵抗値が増大してトランジ
スタの駆動能力は低下し、両者は二律背反の関係にある
。
従って、上述の実施例では何れのトランジスタについて
もオフセット量りが一定になるが、各トランジスタのデ
ユーティ比つまりＩＣの使用時間に対する各トランジス
タの使用時間の比に応じてオフセット量りを調整し、駆
動能力の異なる複数種類のトランジスタを得ることもで
きる。
もオフセット量りが一定になるが、各トランジスタのデ
ユーティ比つまりＩＣの使用時間に対する各トランジス
タの使用時間の比に応じてオフセット量りを調整し、駆
動能力の異なる複数種類のトランジスタを得ることもで
きる。
即ち、デユーティ比が小さくて特性の劣化等をあまり考
慮しなくてもよいトランジスタについては、オフセット
量りを小さくして大きな駆動能力を得ることもできる。
慮しなくてもよいトランジスタについては、オフセット
量りを小さくして大きな駆動能力を得ることもできる。
この様にオフセット量りを調整するためには、オフセッ
ト膜１７の膜厚とオフセット膜１７及び側壁スペーサ１
４に対するエッチハック量との少なくとも一方をデユー
ティ比に応して調整し、側壁スペーサ１４０幅がデユー
ティ比に応して異なる状態でＮ゛拡散層１６を形成すれ
ばよい。
ト膜１７の膜厚とオフセット膜１７及び側壁スペーサ１
４に対するエッチハック量との少なくとも一方をデユー
ティ比に応して調整し、側壁スペーサ１４０幅がデユー
ティ比に応して異なる状態でＮ゛拡散層１６を形成すれ
ばよい。
なお、上述の実施例はＮチャネル間Ｏｓトランジスタの
製造に本発明を適用したものであるが、本発明はＰチャ
ネルＭｏｓトランジスタ等の製造にも適用することがで
きる。
製造に本発明を適用したものであるが、本発明はＰチャ
ネルＭｏｓトランジスタ等の製造にも適用することがで
きる。
本発明による半導体装置の製造方法では、段差を増加さ
せることなく第２の不純物領域近傍の電界を十分に緩和
することができるので、微細でしかも信軌性の高い半導
体装置を製造することができる。
せることなく第２の不純物領域近傍の電界を十分に緩和
することができるので、微細でしかも信軌性の高い半導
体装置を製造することができる。
第１図は本発明の一実施例を順次に示す側断面図、第２
図は本発明の一従来例によって製造したＭＯＳトランジ
スタの側断面図である。 なお図面に用いた符号において、 １１ −−−−−一 半導体基体 １３−−−−−一−−−−ゲート電極 １４−−−− 側壁スペーサ １５− ・ −−−−−Ｎ−拡散層 １６−・−−−Ｎ゛拡散層 １７−−−−−−−−−−−オフセソト膜である。
図は本発明の一従来例によって製造したＭＯＳトランジ
スタの側断面図である。 なお図面に用いた符号において、 １１ −−−−−一 半導体基体 １３−−−−−一−−−−ゲート電極 １４−−−− 側壁スペーサ １５− ・ −−−−−Ｎ−拡散層 １６−・−−−Ｎ゛拡散層 １７−−−−−−−−−−−オフセソト膜である。
Claims (1)
- 【特許請求の範囲】 オフセット膜が上部に積層されているゲート電極を半
導体基体上に形成し、 前記ゲート電極をマスクにして不純物濃度が相対的に低
い第１の不純物領域を前記半導体基体に形成し、 前記ゲート電極と前記オフセット膜との側部に側壁スペ
ーサを形成し、 前記ゲート電極と前記側壁スペーサとをマスクにして不
純物濃度が相対的に高い第２の不純物領域を前記半導体
基体に形成し、 前記オフセット膜と前記側壁スペーサとをエッチバック
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26481890A JPH04142039A (ja) | 1990-10-02 | 1990-10-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26481890A JPH04142039A (ja) | 1990-10-02 | 1990-10-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04142039A true JPH04142039A (ja) | 1992-05-15 |
Family
ID=17408636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26481890A Pending JPH04142039A (ja) | 1990-10-02 | 1990-10-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04142039A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0837302A (ja) * | 1993-11-30 | 1996-02-06 | Siliconix Inc | Ｍｏｓｆｅｔを用いた双方向電流阻止スイッチ、及びそれを用いたスイッチ回路及び電源選択方法 |
| KR100396469B1 (ko) * | 2001-06-29 | 2003-09-02 | 삼성전자주식회사 | 반도체 장치의 게이트 전극 형성 방법 및 이를 이용한불휘발성 메모리 장치의 제조방법 |
-
1990
- 1990-10-02 JP JP26481890A patent/JPH04142039A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0837302A (ja) * | 1993-11-30 | 1996-02-06 | Siliconix Inc | Ｍｏｓｆｅｔを用いた双方向電流阻止スイッチ、及びそれを用いたスイッチ回路及び電源選択方法 |
| KR100396469B1 (ko) * | 2001-06-29 | 2003-09-02 | 삼성전자주식회사 | 반도체 장치의 게이트 전극 형성 방법 및 이를 이용한불휘발성 메모리 장치의 제조방법 |
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