JPH04142618A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH04142618A JPH04142618A JP26499190A JP26499190A JPH04142618A JP H04142618 A JPH04142618 A JP H04142618A JP 26499190 A JP26499190 A JP 26499190A JP 26499190 A JP26499190 A JP 26499190A JP H04142618 A JPH04142618 A JP H04142618A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明は、データフォーマットの変換など、データ語
のビット順の並び替えを伴うデータ変換処理に好適な情
報処理装置に関する。
のビット順の並び替えを伴うデータ変換処理に好適な情
報処理装置に関する。
（従来の技術）
情報処理装置によるデータ処理の１つに、データのビッ
ト表現（フォーマット）の違い等に対応するために行わ
れるデータ変換処理がある。このデータ変換処理を効率
化することは、情報処理装置のデータ処理性能全体の向
上に対して重要であることが多い。
ト表現（フォーマット）の違い等に対応するために行わ
れるデータ変換処理がある。このデータ変換処理を効率
化することは、情報処理装置のデータ処理性能全体の向
上に対して重要であることが多い。
さて、データ変換処理においては、データ語内のビット
の並び順（ビット順、ビット配列）を他の並び順に変更
する処理が極めて重要である。
の並び順（ビット順、ビット配列）を他の並び順に変更
する処理が極めて重要である。
従来、このようなデータ語のビット順を並び替える操作
は、ビット単位のシフト演算、論理演算（ＯＲ演算）の
組合わせでプログラムされていることが多かった。また
、ある特定のビット順の並び替えに対してだけ、専用の
ハードウェア回路を適用して処理する場合もあった。
は、ビット単位のシフト演算、論理演算（ＯＲ演算）の
組合わせでプログラムされていることが多かった。また
、ある特定のビット順の並び替えに対してだけ、専用の
ハードウェア回路を適用して処理する場合もあった。
（発明が解決しようとする課題）
データ語のビット順を並び替えるのに、従来のように、
ビット単位のシフト演算、論理演算の組合わせでプログ
ラムする方式では、プログラムステップ数を多く要する
ため、データ処理性能の向上が図れないという問題があ
った。また、特定の並び替えだけを専用ハードウェア回
路で処理する方式では、−殺性がなく、コストもかかり
、コンパイラなど言語プログラムから利用しにくいとい
う問題があった。
ビット単位のシフト演算、論理演算の組合わせでプログ
ラムする方式では、プログラムステップ数を多く要する
ため、データ処理性能の向上が図れないという問題があ
った。また、特定の並び替えだけを専用ハードウェア回
路で処理する方式では、−殺性がなく、コストもかかり
、コンパイラなど言語プログラムから利用しにくいとい
う問題があった。
この発明は上記事情に鑑みてなされたものでソノ目的は
、データ語のビット順を任意の順に並び替えることが１
回の命令処理で高速に行える情報処理装置を提供するこ
とある。
、データ語のビット順を任意の順に並び替えることが１
回の命令処理で高速に行える情報処理装置を提供するこ
とある。
［発明の構成］
（課題を解決するための手段）
この発明は、データ語のビット順の並び替えを指示する
特定命令であって、並び替えの対象となるデータ語を指
定するための対象データ語指定情報および並び替え後の
ビット順を示すための並び替え情報を持つ特定命令を含
む各種命令を発行する命令発行手段と、この命令発行手
段により上記特定命令が発行された場合に起動されて、
この特定命令の対象データ語指定情報で指定されたデー
タ語を、この特定命令の並び替え情報の示すビット順に
並び替えるビット順並び替え回路とを設けたことを特徴
とするものである。
特定命令であって、並び替えの対象となるデータ語を指
定するための対象データ語指定情報および並び替え後の
ビット順を示すための並び替え情報を持つ特定命令を含
む各種命令を発行する命令発行手段と、この命令発行手
段により上記特定命令が発行された場合に起動されて、
この特定命令の対象データ語指定情報で指定されたデー
タ語を、この特定命令の並び替え情報の示すビット順に
並び替えるビット順並び替え回路とを設けたことを特徴
とするものである。
（作用）
上記の構成によれば、命令発行手段によりデータ語のビ
ット順の並び替えを指示する特定命令が発行されると、
ビット順並び替え回路が起動される。これによりビット
順並び替え回路は、上記特定命令で指示されたビット順
並び替え操作を、同命令中の対象データ語指定情報で指
定されたデータ語を対象として実行する。ここで、実行
命令には、ビット並び替え後のビット順が任意に指定可
能な並び替え情報が設けられており、ビット順並び替え
回路はこの並び替え情報の示すビット順に指定データ語
内のビットを並び替える。したがって、この並び替え情
報の指定により、データ語のビット順を任意の順に並び
替えることができる。
ット順の並び替えを指示する特定命令が発行されると、
ビット順並び替え回路が起動される。これによりビット
順並び替え回路は、上記特定命令で指示されたビット順
並び替え操作を、同命令中の対象データ語指定情報で指
定されたデータ語を対象として実行する。ここで、実行
命令には、ビット並び替え後のビット順が任意に指定可
能な並び替え情報が設けられており、ビット順並び替え
回路はこの並び替え情報の示すビット順に指定データ語
内のビットを並び替える。したがって、この並び替え情
報の指定により、データ語のビット順を任意の順に並び
替えることができる。
（実施例）
第１図はこの発明の一実施例に係る情報処理装置のブロ
ック構成を示す。同図において、１０は各種プログラム
、データ等が格納される主メモリ、１１は主メモリｌＯ
に格納されているプログラムを構成する各種の命令語（
機械語命令）の１つであるビット順列変換命令である。
ック構成を示す。同図において、１０は各種プログラム
、データ等が格納される主メモリ、１１は主メモリｌＯ
に格納されているプログラムを構成する各種の命令語（
機械語命令）の１つであるビット順列変換命令である。
このビット順列変換命令１１は、データ語のビット順を
任意の順に並べ替えることを指示する機械語命令であり
、第２図に示すように、ビット順の並べ替えを指示する
。Ｐコード（オペレーションコード）、並べ替えの対象
となるデータ語が格納されているレジスタ（ソースレジ
スタ）を指定するソースレジスタ指定情報（ＳＲ指定情
報）、並び替え後のデータ語の格納先レジスタ（デステ
ィネーションレジスタ）を指定するデスティネーション
レジスタ指定情報（ＤＲ指定情報）、および並び替え後
のビット順を示すための並び替え情報を持つ。
任意の順に並べ替えることを指示する機械語命令であり
、第２図に示すように、ビット順の並べ替えを指示する
。Ｐコード（オペレーションコード）、並べ替えの対象
となるデータ語が格納されているレジスタ（ソースレジ
スタ）を指定するソースレジスタ指定情報（ＳＲ指定情
報）、並び替え後のデータ語の格納先レジスタ（デステ
ィネーションレジスタ）を指定するデスティネーション
レジスタ指定情報（ＤＲ指定情報）、および並び替え後
のビット順を示すための並び替え情報を持つ。
２０は主メモリ１０に格納されているプログラムの実行
・制御を司るＣＰＵ、３０は主メモリ１０およびＣＰＵ
２０を相互接続するためのバスである。
・制御を司るＣＰＵ、３０は主メモリ１０およびＣＰＵ
２０を相互接続するためのバスである。
ＣＰＵ２０は、レジスタの群からなるレジスタファイル
２１と、加減算などの演算（ここでは８ビツト演算）を
実行する演算器２２と、データ語（ここでは８ビツト）
のビット順の並び替えを後述する並び替え制御ビットＣ
Ｏ〜Ｃ２３に従って高速に実行する専用のハードウェア
回路であるビット順並び替え回路２３とを有している。
２１と、加減算などの演算（ここでは８ビツト演算）を
実行する演算器２２と、データ語（ここでは８ビツト）
のビット順の並び替えを後述する並び替え制御ビットＣ
Ｏ〜Ｃ２３に従って高速に実行する専用のハードウェア
回路であるビット順並び替え回路２３とを有している。
ＣＰＵ２０はまた、レジスタファイル２１から読出され
るデータ語を演算器２２またはビット順並び替え回路２
３のいずれか一方に選択出力するデマルチプレクサ（Ｄ
ＥＭＵＸ）２４と、演算器２２またはビット順並び替え
回路２３の出力のいずれか一方を選択してレジスタファ
イル２１に出力するマルチプレクサ（ＭＵＸ）２５とを
有している。ＣＰＵ２０は更に、主メモリ１０からバス
３０を介して読出される実行対象命令語を保持するため
の命令レジスタ２６と、この命令レジスタ２６に保持さ
れている命令語をデコードし、同命令語を実行するのに
必要な各種制御信号を生成する命令デコーダ２７とを有
している。命令デコーダ２７は、命令レジスタ２６に保
持されている命令語がビット順列変換命令１１の場合、
ビット順並び替え回路２３を制御するための同命令ｌｌ
中の並び替え情報に対応する並び替え制御ビットＣＯ〜
Ｃ２３を生成すると共に、ＳＲ情報で指定されるレジス
タのデータ語をレジスタファイル２１から取出してデマ
ルチプレクサ２４経由でビット順並び替え回路２８に入
力し、このビット順並び替え回路２３から出力されるデ
ータ語をＤＲ情報で指定されるレジスタファイル２１内
レジスタにマルチプレクサ２５経出で入力するのに必要
な制御信号群２Ｂを生成するようになっている。
るデータ語を演算器２２またはビット順並び替え回路２
３のいずれか一方に選択出力するデマルチプレクサ（Ｄ
ＥＭＵＸ）２４と、演算器２２またはビット順並び替え
回路２３の出力のいずれか一方を選択してレジスタファ
イル２１に出力するマルチプレクサ（ＭＵＸ）２５とを
有している。ＣＰＵ２０は更に、主メモリ１０からバス
３０を介して読出される実行対象命令語を保持するため
の命令レジスタ２６と、この命令レジスタ２６に保持さ
れている命令語をデコードし、同命令語を実行するのに
必要な各種制御信号を生成する命令デコーダ２７とを有
している。命令デコーダ２７は、命令レジスタ２６に保
持されている命令語がビット順列変換命令１１の場合、
ビット順並び替え回路２３を制御するための同命令ｌｌ
中の並び替え情報に対応する並び替え制御ビットＣＯ〜
Ｃ２３を生成すると共に、ＳＲ情報で指定されるレジス
タのデータ語をレジスタファイル２１から取出してデマ
ルチプレクサ２４経由でビット順並び替え回路２８に入
力し、このビット順並び替え回路２３から出力されるデ
ータ語をＤＲ情報で指定されるレジスタファイル２１内
レジスタにマルチプレクサ２５経出で入力するのに必要
な制御信号群２Ｂを生成するようになっている。
第３図は上記ビット順並び替え回路２３の内部構成を示
す。ビット順並び替え回路２３は、第１図に示すデマル
チプレクサ（ＤＥＭＵＸ）２４から出力される８とット
データ語（ｂｏ〜ｂ７）を−時保持する入力データバッ
ファ４１と、第１図に示す命令デコーダ２７から出力さ
れる並び替え制御ビットＣＯ〜Ｃ２３を一時保持する並
び替え制御データバッファ４２とを有している。ビット
順並び替え回路２３は更に、入力データバッファ４１に
保持されているデータ語のビット順を並び替え制御デー
タバッファ４２の出力（並び替え制御ビットＣＯ＝Ｃ２
３）に従って並び替えるための２４個の２ビツト交換器
ＥＯ〜Ｅ２３と、並び替え後の８ビツトデータ語を一時
保持する出力データバッファ４３とを有している。各２
ビツト交換器Ｅ１ （１〜０〜２３）は、それぞれ１ビ
ツトの左側人力ＩＬ＋ 右側入力エアと、１ビツトの左
側出力ＯＬ、右側出力ＯＲと、並び替え制御ビットＣＩ
が入力される１ビツトの制御入力とを持ち、Ｃｉ−“０
”のときはＩ Ｌ −ＯＬ 。
す。ビット順並び替え回路２３は、第１図に示すデマル
チプレクサ（ＤＥＭＵＸ）２４から出力される８とット
データ語（ｂｏ〜ｂ７）を−時保持する入力データバッ
ファ４１と、第１図に示す命令デコーダ２７から出力さ
れる並び替え制御ビットＣＯ〜Ｃ２３を一時保持する並
び替え制御データバッファ４２とを有している。ビット
順並び替え回路２３は更に、入力データバッファ４１に
保持されているデータ語のビット順を並び替え制御デー
タバッファ４２の出力（並び替え制御ビットＣＯ＝Ｃ２
３）に従って並び替えるための２４個の２ビツト交換器
ＥＯ〜Ｅ２３と、並び替え後の８ビツトデータ語を一時
保持する出力データバッファ４３とを有している。各２
ビツト交換器Ｅ１ （１〜０〜２３）は、それぞれ１ビ
ツトの左側人力ＩＬ＋ 右側入力エアと、１ビツトの左
側出力ＯＬ、右側出力ＯＲと、並び替え制御ビットＣＩ
が入力される１ビツトの制御入力とを持ち、Ｃｉ−“０
”のときはＩ Ｌ −ＯＬ 。
１Ｒ−ＯＲのように左右のビット交換を行わず、ＣＩ
−”１°０）トｔｓ ハＩ Ｌ −ＯＲ、Ｉ Ｒ”０Ｌ
（７）ように左右のビット交換を行うようになっている
。
−”１°０）トｔｓ ハＩ Ｌ −ＯＲ、Ｉ Ｒ”０Ｌ
（７）ように左右のビット交換を行うようになっている
。
２ビット交換器ＥＯ，Ｅｌ 、Ｅ２．Ｅ３は、入力デー
タバッファ４１に保持されているデータ語のｂ７とｂｅ
、ｂ５とｂ４．ｂ３とｂ２．ｂｌとｂｏをそれぞれ左右
入力とする。２ビット交換器Ｅ４．Ｅ５．Ｅ６．Ｅ７
ｉ；ｉ、２ビツト交換器ＥＯとＥｌの左側出力、２ビツ
ト交換器ＥＯとＥｌの右側出力、２ビツト交換器Ｅ２と
Ｅ３の左側出力。
タバッファ４１に保持されているデータ語のｂ７とｂｅ
、ｂ５とｂ４．ｂ３とｂ２．ｂｌとｂｏをそれぞれ左右
入力とする。２ビット交換器Ｅ４．Ｅ５．Ｅ６．Ｅ７
ｉ；ｉ、２ビツト交換器ＥＯとＥｌの左側出力、２ビツ
ト交換器ＥＯとＥｌの右側出力、２ビツト交換器Ｅ２と
Ｅ３の左側出力。
２ビツト交換器Ｅ２とＥ３の右側出力を、それぞれ左右
入力とする。２ビット交換器Ｅ８．Ｅ９゜Ｅ １０．
Ｅ １１は、２ビツト交換器Ｅ４とＥ５の左側出力、
２ビツト交換器Ｅ４とＥ５の右側出力、２ビツト交換器
Ｅ６とＥ７の左側出力、２ビツト交換器Ｅ６とＥ７の右
側出力を、それぞれ左右入力とする。２ビット交換器Ｅ
１２． Ｅｌ３． Ｅｌ４． Ｅｌ５は、２ビツト交
換器Ｅ８とＥＩＯの左側出力、２ビツト交換器Ｅ８とＥ
ＩＯの右側出力、２ビツト交換器Ｅ９とＥｌｌの左側出
力、２ビツト交換器Ｅ９とＥｌｆの右側出力を、それぞ
れ左右入力とする。２ビット交換器Ｅ１Ｂ、 Ｅｌ７
． Ｅｌｇ、 Ｅｌ９は、２ビツト交換器Ｅ１２と
Ｅｌ４の左側出力、２ビツト交換器Ｅ１３とＥｌ５の左
側出力、２ビツト交換器ＥＩ２とＥｌ４の右側出力、２
ビツト交換器Ｅ１３とＥｌ５の右側出力を、それぞれ左
右入力とする。２ビット交換器Ｅ２０． Ｅ２１． Ｅ
２２． Ｅ２３は、２ビツト交換器Ｅ１６とＥｌ７の左
側出力、２ビツト交換器Ｅ１ＢとＥｌ７の右側出力、２
ビツト交換器ＥｌＢとＥｌ９の左側出力、２ビツト交換
器Ｅ１８とＥｌ９の右側出力を、それぞれ左右入力とす
る。
入力とする。２ビット交換器Ｅ８．Ｅ９゜Ｅ １０．
Ｅ １１は、２ビツト交換器Ｅ４とＥ５の左側出力、
２ビツト交換器Ｅ４とＥ５の右側出力、２ビツト交換器
Ｅ６とＥ７の左側出力、２ビツト交換器Ｅ６とＥ７の右
側出力を、それぞれ左右入力とする。２ビット交換器Ｅ
１２． Ｅｌ３． Ｅｌ４． Ｅｌ５は、２ビツト交
換器Ｅ８とＥＩＯの左側出力、２ビツト交換器Ｅ８とＥ
ＩＯの右側出力、２ビツト交換器Ｅ９とＥｌｌの左側出
力、２ビツト交換器Ｅ９とＥｌｆの右側出力を、それぞ
れ左右入力とする。２ビット交換器Ｅ１Ｂ、 Ｅｌ７
． Ｅｌｇ、 Ｅｌ９は、２ビツト交換器Ｅ１２と
Ｅｌ４の左側出力、２ビツト交換器Ｅ１３とＥｌ５の左
側出力、２ビツト交換器ＥＩ２とＥｌ４の右側出力、２
ビツト交換器Ｅ１３とＥｌ５の右側出力を、それぞれ左
右入力とする。２ビット交換器Ｅ２０． Ｅ２１． Ｅ
２２． Ｅ２３は、２ビツト交換器Ｅ１６とＥｌ７の左
側出力、２ビツト交換器Ｅ１ＢとＥｌ７の右側出力、２
ビツト交換器ＥｌＢとＥｌ９の左側出力、２ビツト交換
器Ｅ１８とＥｌ９の右側出力を、それぞれ左右入力とす
る。
次に、この発明の一実施例の動作を説明する。
今、主メモリｌＯから第２図に示すフォーマットのビッ
ト順列変換命令１１が読出され、バス３０を介してＣＰ
Ｕ２０内の命令レジスタ２６にロードされたものとする
。命令デコーダ２７は、命令レジスタ２Ｂにロードされ
た命令語がビット順列変換命令１１の場合、同命令１１
中の並び替え情報に対応する並び替え制御ビットＣＯ〜
Ｃ２８と、制御信号群２８を生成出力する。
ト順列変換命令１１が読出され、バス３０を介してＣＰ
Ｕ２０内の命令レジスタ２６にロードされたものとする
。命令デコーダ２７は、命令レジスタ２Ｂにロードされ
た命令語がビット順列変換命令１１の場合、同命令１１
中の並び替え情報に対応する並び替え制御ビットＣＯ〜
Ｃ２８と、制御信号群２８を生成出力する。
命令デコーダ２７から出力された制御信号群２Ｂには、
ビット順列変換命令１１中のＳＲ情報で示されるレジス
タファイル２１内レジスタの８とットデータ語を読出す
ための制御信号が含まれており、この制御信号により対
応するレジスタファイル２１内レジスタのデータ語がデ
マルチプレクサ（ＤＭＵＸ）２４に読出される。デマル
チプレクサ２４は、命令レジスタ２６にロードされた命
令語がビット順列変換命令１１の場合、レジスタファイ
ル２１、から続出されたデータ語を、制御信号群２８中
の所定信号に応じてビット順並び替え回路２３に選択出
力する。
ビット順列変換命令１１中のＳＲ情報で示されるレジス
タファイル２１内レジスタの８とットデータ語を読出す
ための制御信号が含まれており、この制御信号により対
応するレジスタファイル２１内レジスタのデータ語がデ
マルチプレクサ（ＤＭＵＸ）２４に読出される。デマル
チプレクサ２４は、命令レジスタ２６にロードされた命
令語がビット順列変換命令１１の場合、レジスタファイ
ル２１、から続出されたデータ語を、制御信号群２８中
の所定信号に応じてビット順並び替え回路２３に選択出
力する。
デマルチプレクサ２４によってビット順並び替え回路２
３に選択出力されたデータ語、即ちレジスタファイル２
１から読出されたビット順並び替えの対象となる８とッ
トデータ語（ｂＯ〜ｂ７）は、同回路２３内の入力デー
タバッファ４１に保持される。
３に選択出力されたデータ語、即ちレジスタファイル２
１から読出されたビット順並び替えの対象となる８とッ
トデータ語（ｂＯ〜ｂ７）は、同回路２３内の入力デー
タバッファ４１に保持される。
このビット順並び替え回路２３内の並び替え制御データ
バッファ４２には、命令デコーダ２７から生成出力され
た並び替え制御ビットＣＯ〜Ｃ２３が保持される。並び
替え制御データバッファ４２に保持された並び替え制御
ビットＣＯ〜Ｃ２３は、ビット順並び替え回路２３内の
２ビツト交換器ＥＯ〜Ｅ２３の制御入力に供給される。
バッファ４２には、命令デコーダ２７から生成出力され
た並び替え制御ビットＣＯ〜Ｃ２３が保持される。並び
替え制御データバッファ４２に保持された並び替え制御
ビットＣＯ〜Ｃ２３は、ビット順並び替え回路２３内の
２ビツト交換器ＥＯ〜Ｅ２３の制御入力に供給される。
２ビツト交換器ＥＯ〜Ｅ２３は、制御入力に供給される
並び替え制御ビットＣＯ〜Ｃ２３の論理値に応じ、■、
→ＯＲ，ＩＲ→ＯＬのように左右のビット交換を行うか
、或いはＩ、→Ｏ，，，Ｉ、→ＯＲのように左右のビッ
ト交換を行わずにそのままま出力するか、いずれか−方
の動作を行う。この２ビツト交換器ＥＯ〜Ｅ２３の動作
により、入力データバッファ４１に保持された８ビツト
のデータ語ｂＯ〜ｂ７は、並び替え制御ビットＣＯ〜Ｃ
２３で指定されるビット順に変換され、データ語ＢＯ〜
Ｂ７として出力データバッファ４３に保持される。第３
図のビット順並び替え回路２３の例では、並び替え制御
ビットＣＯ〜Ｃ２３のうち例えばＣ３だけが“１”であ
れば、データ語ｂＯ〜ｂ７のビット順はｂｏとｂｌが入
れ替えられてｂｌ ｂＯｂ２ ｂ３ ｂ４ ｂ５ ｂｅ
ｂ７に変換され、並び替え制御ビットＣＯ〜Ｃ２３の
うち例えばＣ１Ｂ〜Ｃ１９だけが“０”であれば、デー
タ語ｂＯ〜ｂ７のビット順は逆順となってｂ７ ｂｅｂ
５ ｂ４ ｂ３ ｂ２ ｂｌ ｂＯに変換される。
並び替え制御ビットＣＯ〜Ｃ２３の論理値に応じ、■、
→ＯＲ，ＩＲ→ＯＬのように左右のビット交換を行うか
、或いはＩ、→Ｏ，，，Ｉ、→ＯＲのように左右のビッ
ト交換を行わずにそのままま出力するか、いずれか−方
の動作を行う。この２ビツト交換器ＥＯ〜Ｅ２３の動作
により、入力データバッファ４１に保持された８ビツト
のデータ語ｂＯ〜ｂ７は、並び替え制御ビットＣＯ〜Ｃ
２３で指定されるビット順に変換され、データ語ＢＯ〜
Ｂ７として出力データバッファ４３に保持される。第３
図のビット順並び替え回路２３の例では、並び替え制御
ビットＣＯ〜Ｃ２３のうち例えばＣ３だけが“１”であ
れば、データ語ｂＯ〜ｂ７のビット順はｂｏとｂｌが入
れ替えられてｂｌ ｂＯｂ２ ｂ３ ｂ４ ｂ５ ｂｅ
ｂ７に変換され、並び替え制御ビットＣＯ〜Ｃ２３の
うち例えばＣ１Ｂ〜Ｃ１９だけが“０”であれば、デー
タ語ｂＯ〜ｂ７のビット順は逆順となってｂ７ ｂｅｂ
５ ｂ４ ｂ３ ｂ２ ｂｌ ｂＯに変換される。
出力データバッファ４３に保持されたビット順並び替え
後のデータ語は、マルチプレクサ２５によりレジスタフ
ァイル２１に選択出力され、命令レジスタ２６に保持さ
れているビット順列変換命令１１のＤＲ情報で指定され
るレジスタに書込まれる。
後のデータ語は、マルチプレクサ２５によりレジスタフ
ァイル２１に選択出力され、命令レジスタ２６に保持さ
れているビット順列変換命令１１のＤＲ情報で指定され
るレジスタに書込まれる。
なお、前記実施例では、ビット順並び替え回路２３に与
えられる並び替え制御ビットＣＯ〜Ｃ２３が命令デコー
ダ２７によって生成されるものとして説明したが、ビッ
ト順列変換命令ｌｌ中の並び替え情報がそのまま並び替
え制御ビットＣｏ −Ｃ２３として用いられる構成とす
ることも可能である。
えられる並び替え制御ビットＣＯ〜Ｃ２３が命令デコー
ダ２７によって生成されるものとして説明したが、ビッ
ト順列変換命令ｌｌ中の並び替え情報がそのまま並び替
え制御ビットＣｏ −Ｃ２３として用いられる構成とす
ることも可能である。
また、前記実施例では、８ビツトデータ語のビット順の
並び替えについて説明したが、本発明はそれ以外のビッ
ト構成のデータ語のビット順の並び替えにも応用できる
。また、本発明は、データフォーマットの変換のための
ビット順並べ替え以外にも、画像処理、図形処理におけ
るビット操作にも同様に適用できる。
並び替えについて説明したが、本発明はそれ以外のビッ
ト構成のデータ語のビット順の並び替えにも応用できる
。また、本発明は、データフォーマットの変換のための
ビット順並べ替え以外にも、画像処理、図形処理におけ
るビット操作にも同様に適用できる。
［発明の効果コ
以上詳述したようにこの発明によれば、データ語のビッ
ト順の並び替えを指示する特定命令であって、並び替え
後のビット順を示すための並び替え情報を持つ特定命令
を用意すると共に、この特定命令が発行された場合に起
動されて、同命令により指定されたデータ語を同命令中
の並び替え情報の示すビット順に並び替えるビット順並
び替え回路を備えた構成とすることにより、データ語の
ビット順を任意の順に並び替えることが１回の命令処理
で行えるようになり、並び替え処理の高速化と処理ステ
ップ数の大幅な削減とを図ることができる。
ト順の並び替えを指示する特定命令であって、並び替え
後のビット順を示すための並び替え情報を持つ特定命令
を用意すると共に、この特定命令が発行された場合に起
動されて、同命令により指定されたデータ語を同命令中
の並び替え情報の示すビット順に並び替えるビット順並
び替え回路を備えた構成とすることにより、データ語の
ビット順を任意の順に並び替えることが１回の命令処理
で行えるようになり、並び替え処理の高速化と処理ステ
ップ数の大幅な削減とを図ることができる。
第１図はこの発明の一実施例に係る情報処理装置のブロ
ック構成図、第２図は第１図に示すビット順列変換命令
１１のフォーマットを示す図、第３図は第１図に示すビ
ット順並び替え回路２３の内部構成を示す図である。 １０・・・主メモリ、１１・・・ビット順列変換命令、
２０・・・ＣＰＵ、２１・・・レジスタファイル、２３
・・・ビット順並び替え回路、２６・・・命令レジスタ
、２７・・・命令デコーダ、ＥＯ〜Ｅ２３・・・２ビツ
ト交換器。 出願人代理人 弁理士 鈴江武彦
ック構成図、第２図は第１図に示すビット順列変換命令
１１のフォーマットを示す図、第３図は第１図に示すビ
ット順並び替え回路２３の内部構成を示す図である。 １０・・・主メモリ、１１・・・ビット順列変換命令、
２０・・・ＣＰＵ、２１・・・レジスタファイル、２３
・・・ビット順並び替え回路、２６・・・命令レジスタ
、２７・・・命令デコーダ、ＥＯ〜Ｅ２３・・・２ビツ
ト交換器。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- 【特許請求の範囲】 データ語のビット順の並び替えを指示する特定命令であ
って、並び替えの対象となるデータ語を指定するための
対象データ語指定情報および並び替え後のビット順を示
すための並び替え情報を持つ特定命令を含む各種命令を
発行する命令発行手段と、 この命令発行手段により発行された命令が上記特定命令
である場合に起動されて、この特定命令の上記対象デー
タ語指定情報で指定されたデータ語を、この特定命令の
上記並び替え情報の示すビット順に並び替えるビット順
並び替え回路と、を具備することを特徴とする情報処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264991A JP2760649B2 (ja) | 1990-10-04 | 1990-10-04 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264991A JP2760649B2 (ja) | 1990-10-04 | 1990-10-04 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04142618A true JPH04142618A (ja) | 1992-05-15 |
| JP2760649B2 JP2760649B2 (ja) | 1998-06-04 |
Family
ID=17411049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2264991A Expired - Fee Related JP2760649B2 (ja) | 1990-10-04 | 1990-10-04 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2760649B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012033032A (ja) * | 2010-07-30 | 2012-02-16 | Sony Corp | 情報処理装置および情報処理方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5196253A (ja) * | 1975-02-20 | 1976-08-24 | ||
| JPS61223938A (ja) * | 1985-03-29 | 1986-10-04 | Canon Inc | 論理演算装置 |
| JPS6285325A (ja) * | 1985-10-11 | 1987-04-18 | Hitachi Ltd | 編集命令処理方式 |
| JPS6362065A (ja) * | 1986-09-03 | 1988-03-18 | Nec Corp | デ−タ転送制御方式 |
-
1990
- 1990-10-04 JP JP2264991A patent/JP2760649B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5196253A (ja) * | 1975-02-20 | 1976-08-24 | ||
| JPS61223938A (ja) * | 1985-03-29 | 1986-10-04 | Canon Inc | 論理演算装置 |
| JPS6285325A (ja) * | 1985-10-11 | 1987-04-18 | Hitachi Ltd | 編集命令処理方式 |
| JPS6362065A (ja) * | 1986-09-03 | 1988-03-18 | Nec Corp | デ−タ転送制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012033032A (ja) * | 2010-07-30 | 2012-02-16 | Sony Corp | 情報処理装置および情報処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2760649B2 (ja) | 1998-06-04 |
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