JPH0414311A - コンパレータ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ヒステリシス幅を定電流回路によって制御が
可能で、かつ、入力インピーダンスが非常に高いヒステ
リシス付きのコンパレータ回路に関する。

従来の技術 従来のヒステリシス幅の制御可能なヒステリシス付きコ
ンパレータ回路を第２図に示す。以下図面を用いてその
構成と動作を説明すると、非反転入力端子７に抵抗６を
接続し、抵抗６の他端をヒステリシス付きコンパレータ
のプラス側入力端子５とする。非反転入力端子７は、さ
らに第１のダイオード８のアノードに接続される。第１
のダイオード８のカソードは、第２のダイオード９のカ
ソードと接続し、さらに定電流源１０のソース側に接続
される。第２のダイオード９のアノードは、前記、コン
パレータ１の出力端子１１に接続される。以上のような
回路構成において、反転入力端子４をマイナス側入力端
子とすると、マイナス側入力端子４に入力される電圧を
Ｖ２（以後、Ｖ２と記す。）、プラス側入力端子５に入
力される電圧をＶ＋（以後、Ｖｌと記す。）、出力端子
１１に出力される電圧Ｖｏ（以後、Ｖｏと記す。）、ま
た、コンパレータの非反転入力端子７の電圧をＶｓ（以
後、Ｖｓと記す。）とすると、ＶｓくＶ２の状態からＶ
ｓ＞Ｖ２の状態に変わったときのＶｓは、定電流源１０
の電流をＩｏ（以後、ＩＯと記す。）、抵抗の値をＲ（
以後、Ｒと記す。）とすると、 Ｖ　ｓ　＝　Ｖｌ　　−ＲＸ　Ｉ　ｏ　・・・・・（Ｉ
）となる。また、Ｖｓ＞Ｖ２の状態からＶｓ＜Ｖ２の状
態に変わったときのＶｓは、Ｖｓ＝Ｖ１　である。した
がってヒステリシス幅は、ＲＸＩｏとなり、ヒステリシ
ス幅を小さくしたい場合でも、Ｉ。

の大きさでヒステリシス幅を制御できる。

発明が解決しようとする課題 このような従来のコンパレータ回路では、コンパレータ
のプラス側入力端子５から定電流１ｏを引き込むため、
プラス側入力端子に接続される信号源インピーダンスが
十分に低くないと入力電圧値がずれてしまうという問題
点がある。

本発明は、このような従来の課題を解決するもので、ヒ
ステリシス幅を生じさせる電流を別の定電流源より供給
することにより、出力インピーダンスの高い信号源を接
続しても入力電圧値がずれないようにし、かつ、その定
電流の切り換えをダイオードスイッチで行うことにより
少ない素子数でヒステリシス幅を生ずるコンパレータを
提供するのを目的とする。

課題を解決するための手段 上記の目的を達成するため、本発明のコンパレータは、
コンパレータのプラス側電源端子にプラスの電源を接続
し、マイナス側電源端子には、マイナスの電源を接続し
、前記コンパレータの非反転入力端子に抵抗を接続し、
前記、抵抗の他端をヒステリシス付きコンパレータのプ
ラス側入力端子とし、前記、コンパレータの反転入力端
子をヒステリシス付きコンパレータのマイナス側入力端
子とする。前記、コンパレータの非反転入力端子は、さ
らに第１のダイオードのアノードに接続され、第１のダ
イオードのカソードは、第２のダイオードのカソードに
接続され、さらに、第１の定電流源のソース側に接続さ
れる。前記、第２のダイオードのアノードは、前記、コ
ンパレータの出力端子に接続される。前記、コンパレー
タの出力端子は、さらに、インバータの入力に接続され
る。前記、インバータの出力は、第４のダイオードのカ
ソードに接続され、前記、第４のダイオードのアノード
は、第３のダイオードのアノードと、第２の定電流源の
シンク側に接続される。前記、第３のダイオードのカソ
ードは、前記、ヒステリシス付きコンパレータのプラス
側入力端子に接続される。前記コンパレータの出力端子
は、前記、ヒステリシス付きコンパレータの出力端子と
なるように構成されている。

作用 この構成によって、ヒステリシス幅は、従来のように入
力信号によって作るのでな（、別の定電流源によって作
るため、入力インピーダンスが非常に高（、かつ定電流
と抵抗の大きさの積で、容易に、正確なヒステリシス幅
の制御が可能となる。

実施例 以下本発明の一実施例のコンパレータ回路を第１図を参
照しながら説明する。

図において、従来例の第２図と同一機能を有する素子に
は、同一の符号を付して説明を省略する。第１のダイオ
ード８のアノードは、非反転入力端子７に、前記ダイオ
ード８のカソードは、コンパレータ１の出力端子１１に
アノードを接続した第２のダイオード９のカソードとと
もに、第１の定電流源１０のソース側に接続され、前記
コンパレータ１の出力端子１１は、さらに、インバータ
１２の入力端が接続され、前記インバータ１２の出力側
は、第４のダイオード１３のカソードに接続され、前記
、第４のダイオード１３のアノードは、第３のダイオー
ド１４のアノードとともに、第２の定電流源１５のシン
ク側に接続され、前記、第３のダイオード１４のカソー
ドは、非反転入力端子７に接続された抵抗６の他端に接
続されている。

以上のように構成されたヒステリシス付きのコンパレー
タ回路の動作を説明すると、プラス側入力端子５の入力
電圧ｖ１が反転入力端子４の入力電圧ｖ２に対して、ｖ
、＜ｖ２の状態からＶｌ　〉Ｖ２の状態に移って行（と
、非反転入力端子７の電圧Ｖｓは、抵抗６の抵抗値をＲ
６、第１の定電流源電流および第１の定電流源電流をＩ
Ｏとすると、 Ｖ　ｓ　＝Ｖ　　−１ｏ　Ｘ　Ｒｓ　・・・・・・（２
）となるので、Ｖ＋の値がＶ２よりＩｏＸＲｓだけ高く
なったときコンパレータ１の出力端子１１の出力電圧Ｖ
ｏは、ローレベルＶＯｔからハイレベルＶＯ）Ｉへと切
り換わり、第２のダイオード９がオンし、第１のダイオ
ードがオフする。またこのとき、Ｖ　ｏ　＝　ＶＯＨの
ため、第４のダイオード１３は、オンし、第３のダイオ
ード１４はオフするので、第２の定電流源電流は、第４
のダイオード１３と第２のダイオード９を径で、第１の
定電流源１０へ流れる。この間はＶｓ＝Ｖ１の関係が成
立している。

つぎに、Ｖ、＞Ｖ２　（Ｄ状態からｖ、　＜Ｖ２　（７
）状態に移って行くと、Ｖ、＝Ｖｓ　＝ｖ２のときに、
ＶｏはＶＯ）ＩからｖｏＬへと切り換わるために、第４
のダイオード１３および第２のダイオード９はオフし、
第１のダイオード８および第３のダイオード１４がオン
し、式Ｃ）の状態となる。

このとき、第２の定電流源より抵抗Ｒ６を通して流され
た電流Ｉｏは、第１の定電流源が電流ＩＯを引っばって
いるために、コンパレータの非反転入力端子７へ流れ込
む電流は減少するため、コンパレータ１の入力インピー
ダンスは非常に高（なり、ヒステリシス幅は、ＩｏＸＲ
６となり、ヒステリシス幅を、小さくとる場合でも、Ｉ
Ｏで正確に制御することができ、なおかつ、Ｒ６を小さ
（することができる。

発明の効果 以上のように、本発明によれば、ヒステリシス幅を小さ
くとる場合でも、抵抗Ｒ６を小さくすることができ、し
かも、電流１ｏで、ヒステリシス幅を正確に制御するこ
とができる入力インピーダンスが非常に高いヒトテリシ
ス付きコンパレータを構成することができる実用性の高
いコンパレータを提供できる。

【図面の簡単な説明】

第１図は本発明の一実施例のコンパレータ回路の回路図
、第２図は従来例のコンパレータ回路の回路図である。 １・・・・・・コンパレータ、２・・・・・・プラス側
電源端子、３・・・・・・マイナス側電源端子、４・・
・・・・反転入力端子、５・・・・・・プラス側入力端
子、６・・・・・・抵抗（Ｒ６）、７・・・・・・非反
転入力端子、８・・・・・・第１のダイオード、９・・
・・・・第２のダイオード、１０・・・・・・第１の定
電流源、１１・・・・・・出力端子、１２・・・・・・
インバータ、１３・・・・・・第４のダイオード、１４
・・・・・・第３のダイオード、１５・・・・・・第２
の定電流源。 代理人の氏名　弁理士　粟野重孝　ほか１名第１図 コンハルレータ 第２図

Claims (1)

【特許請求の範囲】
1. 非反転入力端子に抵抗を接続し、前記抵抗の他端をプラ
   ス側入力端子とするコンパレータにおいて、前記非反転
   入力端子に第１のダイオードのアノードを接続し、出力
   端子に第２のダイオードのアノードを接続し、さらに前
   記第１のダイオードのカソードと前記第２のダイオード
   のカソードを第１の定電流源のソース側に接続し、さら
   に前記出力端子をインバータの入力に接続し、前記イン
   バータの出力と第４のダイオードのカソードを接続し、
   また、前記第４のダイオードのアノードと第３のダイオ
   ードのアノードを第２の定電流源のシンク源に接続し、
   さらに前記第３のダイオードのカソードを前記プラス側
   入力端子に接続した回路構成を有するコンパレータ回路
   。