JPH04144157A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH04144157A
JPH04144157A JP2268882A JP26888290A JPH04144157A JP H04144157 A JPH04144157 A JP H04144157A JP 2268882 A JP2268882 A JP 2268882A JP 26888290 A JP26888290 A JP 26888290A JP H04144157 A JPH04144157 A JP H04144157A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置およびその製造方法に関し、特
１：ｐ）（ｓ　（Ｐｌａｔｅｄ　Ｈｅａｔ　５ｉｎｋ）
を有する高周波高出力ＧａＡｓ　ＩＣおよびその製造方
法に関するものである。
〔従来の技術〕
第７図は従来の高周波高出力半導体装置の構成を示す概
略断面図であり、図において１はＧａＡＳ半導体基板、
２は該基板ｌの表面領域に形成されたＦＥＴ素子なとの
素子部、３は上記基板に形成され、基板表面側と裏面側
とを電気的に接続するためのバイアホール、３ａは該バ
イアホール３内に形成されたＡｕ等の金属層、７は上記
基板裏面側に形成された放熱用等のＡｕＰＨ３である。
また、記号δはチップのそり量を、ｌはチップ長辺長を
それぞれ表している。
次に製造方法について説明する。
まず、十分な厚さの半導体基板１の表面領域にＦＥＴな
どの素子部２及びバイアホール３等を形成する。その後
半導体基板１の裏面側を前記基板１の厚さか約３０μｍ
となるまで研磨し、バイアホール３内の金属層３ａの底
面を露出させる。次に前記基板１の裏面側に電解Ａｕメ
ッキにより約４０μｍ厚のＰＨ３７を形成する。そして
上記基板１及びＰＨ３７をダイザ−あるいはエツチング
によりカットして高周波高出力半導体チップに切り出し
て半導体装置を得る。
このような半導体装置では、上記ＰＨ３７は半導体基板
１の表面領域に形成したＦＥＴなとの素子部２から発生
する熱をチップキャリア側に逃すための放熱体としての
機能、および薄い半導体基板１の補強材となってチップ
のハンドリングを容易にする機能等を有している。
〔発明が解決しようとする課題〕
ところが、上記のように構成された従来の半導体装置で
は、基板１材とＡｕＰＨ８７との線膨張係数の違いによ
ってチップの反りか生じていた。
例えば、基板１が約３０μｍ厚のＧａＡｓ層、ＰＨ３７
か約４０μｍ厚のＡｕ層である場合、ＡＵの応力σを約
３ｘ　１０”　ｄｙｎ／ｃｍ２として、単純に５ｔｏｒ
ｎｙの式にあてはめると、反り量σとチップ長辺長！と
の関係は、第８図のようになり、チップ長辺長ｌの増加
に伴ってそり量σは飛躍的に増大することとなる。
具体的には、前記条件のおいて従来の半導体装置では、
チップ長辺長ｌを３μｍ以上にすると、チップキャリア
へのチップ実装時にダイボンディングやワイヤボンディ
ングか困難とするばかりか、チップとチップキャリアと
の接触面積か低下して放熱特性が著しく劣化し、その結
果、所望のＲＦ特性が得られないという問題点を引き起
こしていた。
またこのようなチップの反りを防止する対策として、特
開昭６１−２３３５０号公報には、能動領域直下の半導
体基板の厚さをその周辺部より薄くなるように半導体基
板裏面に窪み部を形成し、この窪み部に金属を充填した
構造か示されているか、この場合基板裏面側の放熱領域
が狭くなり、放熱効果か大きく低下するという問題点か
ある。
この発明は、上記のような問題点を解決するためになさ
れたもので、チップのそりを防止でき、チップサイズを
大型化しても放熱特性か劣化することのない高周波高出
力の半導体装置およびその製造方法を得ることを目的と
する。
〔課題を解決するための手段〕
この発明に係る半導体装置は、半導体基板表面側の素子
部で発生した熱を放熱する放熱金属層を、半導体基板裏
面の上記素子部に対応する素子部対応部にのみ設け、上
記半導体基板の素子部対応部以外の部分には、その線膨
張係数か、基板材料のそれと等しく、上記放熱金属層の
それとは異なるメッキ層を設けたものである。
またこの発明に係る半導体装置の製造方法は、半導体基
板の裏面側に放熱金属層を形成するメッキ工程において
、上記半導体基板裏面の素子部に対応する素子部対応部
分に選択的にフォトレジストを形成し、該フォトレジス
トをマスクとして選択的にメッキ処理を行ってメッキ層
を形成し、上記フォトマスクを除去した後、上記素子部
対応部分に放熱金属層を選択メッキ法又はＰ、Ｒメッキ
法により埋め込み、上記半導体基板裏面を研磨し平坦化
するものである。
〔作用〕
この発明においては、放熱金属層を、半導体基板裏面の
上記素子部に対応する素子部対応部にのみ設け、上記半
導体基板の素子部対応部以外の部分には、その線膨張係
数か、基板材料のそれと等しく、上記放熱金属層のそれ
とは異なるメッキ層を設けたから、半導体基板に作用す
る熱応力か小さくなり、チップの反りを防止できる。ま
た上記素子部対応部以外の部分にもメッキ層が形成され
ているため、放熱効果の低下を抑えることかできる。
〔実施例〕
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による高周波高出力半導体
装置の構成を示す断面図であり、第５図はその製造方法
を説明するための断面図であり、図中ｌはＧａＡｓ基板
、２は該ＧａＡｓ基板１の表面領域に形成されたＦＥＴ
なとの素子部、３は上記基板ｌに形成され、基板表面側
の素子等を裏面側の電極に接続するためのバイアホール
、３ａは該バイアホール３内に形成された金属層、７は
半導体基板裏面の上記素子部に対応する素子部対応部に
のみ形成したＡｕＰＨ３，６は上記半導体基板の素子部
対応部以外の部分に形成され、その線膨張係数か、基板
材料のそれと等しく、上記ＡｕＰＨ３７のそれとは異な
るメッキ層である。ここでは、該メッキ層６は、分散媒
６ａをＳｉ又はＣとしメッキ金属６ｂをＡｕとして、そ
れぞれ約７：３〜４：ｌの組成比となるようにした分散
メッキ喘としている。
次に製造方法について説明する。
半導体基板１表面の所定領域にＦＥＴ等の素子部２を、
その近傍にバイアホール３を形成し、該バイアホール３
内に金属層３ａを形成した後、半導体基板裏面側をその
厚みが３０μｍ程度になるまで研磨して、上記バイアホ
ール３内のメッキ層３ａの底面を前記ＧａＡｓ基板Ｉの
裏面側に露出する。その後基板裏面側の上記素子部２及
びバイアホール３に対応する部分に、厚さ約４０μ工程
度のフォトレジスト層５を選択的に形成する（第５図（
ａ））。
次に該フォトレジスト層５をマスクとした分散メッキに
より約４０μｍ厚のＡｕ−３ｉ又はＡｕＣ分散メッキ層
６を基板裏面側に形成し、その後上記フォトレジスト層
５を除去する（第５図（ｂ））ここで分散メッキ法は、
メッキ溶液に分散媒を解かしておき、攪拌しながらメッ
キする方法であり、これによって分散媒とメッキ金属か
らなる分散メッキ層が形成される。
続いて上記分散メッキ層６上にのみ第２のフォトレジス
ト層５５を形成し、これをマスクとして選択電解メッキ
により、上記フォトレジスト層５を除去した部分に厚さ
約４０μｍのＡｕメッキＰＨＳを埋め込む（第５図（Ｃ
））。
そして上記第２のフォトレジスト層５５を除去し、再度
基板１の裏面側を研磨して平坦化した後、ダイサーカッ
トあるいはエツチングカットにより半導体チップに切り
出して半導体装置を得る（第５図（ｄ））。
このように本実施例では、半導体基板裏面の、チップの
発熱部に対応する部分、つまり素子部２及びバイアホー
ル３に対応する部分にのみＡｕＰＨ３７を設け、その他
の部分にはその組成を基板との間に熱応力の発生しない
よう設定したメッキ層、つまり分散媒６ａをＳｉ又はＣ
としメッキ金属６ｂをＡｕとして、それぞれ約７＝３〜
４：１の組成比とした分散メッキ層６を設けたので、常
温における線膨張係数はそれぞれＧａＡｓが６゜Ａｕが
１４．２．ｓｉが２．６．　Ｃが３．１（（ＸＩＯ−”
Ｃ−’）以下単位は省略して示す）であることがら、基
板ＩとＰＨ３７との間の応力か緩和され、チップ反りを
低減できる。この結果放熱特性の劣化を招くことな（チ
ップの大型化を図ることかできる。
第２図は本発明の第２の実施例による半導体装置を示し
、ここでは上記第１の実施例装置において、さらにメッ
キ金属６ｂをＮｉ（膨張係数１３゜４）とし、分散媒６
ａとメッキ金属６ｂとの組成比を約７：３としている。
ただしこの場合、ＧａＡｓ基板ｌ上のマイクロストリッ
プ線路の導体損失をできるだけ少なくするため、上記分
散メッキ層６とＧａＡｓ基板裏面との間に電気伝導の良
い約１〜２μｍ厚の第１のＡｕメッキ層４を配しており
、またダイボンド時におけるＡｕ−３ｎハンダとの密着
性向上のため該分散メッキ６の下側表面にも約１〜２μ
ｍ厚の第２のＡｕメッキ層８を配している。
次に製造方法について説明する。
半導体基板１表面の所定領域にＦＥＴ等の素子部２を、
その近傍にバイアホール３等を形成した後、半導体基板
裏面側をその厚みか３０μｍ程度になるまで研磨して、
前記バイアホール部３内に形成したメッキ層３ａの底面
を前記ＧａＡｓ基板Ｉの裏面側に露出し、続いて約１〜
２μｍ厚の第１のＡｕメッキ層４を形成する。その後基
板裏面側の上記素子部２及びバイアホール３に対応する
部分に、厚さ約４０μ工程度のフォトレジスト層５を選
択的に形成する（第６図（ａ））。
その後は第１の実施例で説明した第５図（ｂ）、　（ｃ
）に示す工程と同様にして、分散メッキ層６の形成（第
６図（ｂ））、フォトレジスト層５５及びＡｕメッキＰ
Ｈ３７の形成（第６図（Ｃ））を行う。但しここでは、
分散メッキ層６は、Ｎｉ−３ｉ又はＮ１−Ｃ分散メッキ
６としている。
次に前記フォトレジスト層５５の除去後、前記ＧａＡｓ
基板ｌの表面を研磨し平坦化した後、約１〜２μｍ厚の
第２のＡｕメッキ層８を形成し、ダイサーカット又はエ
ツチングカットして第２図にその概観を示すような半導
体チップを得る（第６図（ｄ））。
第３図は本発明の第３の実施例による半導体装置を示し
、ここでは、上記第２の実施例装置において、メッキ金
属６ｂをＣｕ（線膨張係数１６゜５）とし、分散媒６ａ
とメッキ金属６ｂとの組成比を約４＝１〜５：Ｉとして
いる。
この場合分散メッキ層６の電気抵抗は上記第２の実施例
装置に比べて小さく、このためマイクストリップ線路の
導体損失低減のための第１のＡＵメッキ層４は不要とな
る。
また製造方法は、上記第６図（ｂ）に示す工程で、第１
のＡｕメッキ層４の形成を行わない意思外は上記第２の
実施例と同様である。
第４図は本発明の第４の実施例による半導体装置を示し
ている。
これは第２の実施例において、分散メッキ６を、基板材
Ｉとの間で生ずるべき応力か相殺されるような２つの第
１．第２の金属膜を積層してなる積層メッキ層６６で置
き換えたもので、ここでは、第１の金属膜６６ａとして
Ｍｏ（線膨張係数３゜７）膜を、第２の金属膜６６ｂと
してＮｉ（線膨張係数１３．４）膜を用いている。なお
、Ｍｏ膜の代わりにＷやＷＳｉ膜を用いてもよい。
またその製造方法は、上記第２の実施例の方法において
、第６図（ｂ）に示す工程で、第１．第２の金属層の形
成を交互に行う点のみ異なっている。
なお、上記実施例では、ＡｕＰＨ３の埋め込みを選択メ
ッキ法により行っているか、これはＰ。
Ｒメッキ法（正逆逆転メッキ法）を用いてもよい。
この方法は電解メッキの際、印加電圧の極性を所定のタ
イミングで反転しながら行うものであり、メッキによる
金属層の形成と、溶解による金属層の除去とか交互に行
われ、メッキ表面の凹部では平坦な部分より溶解が行わ
れ難く設定することかできる。この点を利用して上記Ａ
ｕＰＨ３の埋め込みを行うと、フォトレジストｌ１ｉ５
５マスクを省略することも可能となる。
また、上記各実施例ではＰＨ３７としてＡｕメッキを用
いたか、Ｃｕなど熱伝導の良好な他の金属材料あるいは
合金を用いてもよい。また、半導体基板としてＧａＡｓ
基板を用いたか、Ｓｉ基板、ＩｎＰ基板、Ｓｉ基板上に
ＧａＡｓ層をエピタキシャル成長したものなと、半導体
基板であればとのようなものでもよい。さらに分散媒と
してＳｉ。
Ｃを用いたか、これはＳｉＯ，ＳｉＯ□、ＳｉＣ。
Ｓ　１２　Ｎ４　＋　　ダイヤモンドでもよい。
〔発明の効果〕
以上のように、この発明によれば、半導体基板表面側の
素子部で発生した熱を放熱する放熱金属層を、半導体基
板裏面の上記素子部に対応する素子部対応部にのみ設け
、上記半導体基板の素子部対応部以外の部分には、その
線膨張係数か、基板材料のそれと等しく、上記放熱金属
層のそれとは異なるメッキ層を設けたので、半導体基板
と裏面側の放熱電極との間での熱応力を緩和でき、チッ
プの反りを防止でき、しかも素子発熱部からの放熱効果
の劣化を防止でき、この結果特性の良好な大型のチップ
を得ることかできる。
【図面の簡単な説明】
第１図ないし第４図はこの発明の第１ないし第４の実施
例による高周波高出力半導体装置の構成を示す断面図、
第５図及び第６図は上記第１．第２の実施例による半導
体装置の製造方法の一例を示す断面図、第７図は従来の
高周波高出力半導体装置の構成を示す概観断面図、第８
図は従来の高周波高出力半導体チップの反り量とチップ
長辺長との関係を示す図である。 図において、１はＧａＡｓ基板、２はＦＥＴなとの素子
部、３はバイアホール、４は第１のＡｕメッキ層、５は
フォトレジスト、６は分散メッキ層、６ａは分散媒、６
ｂはメッキ金属、７はＡｕＰＨ３，８は第２のＡｕメッ
キ層、５５は第２のフォトレジスト、６６は積層メッキ
層、６６ａはＭｏ層、６６ｂはＮｉ層である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (5)

    【特許請求の範囲】
  1. （１）表面側に素子部を有する半導体基板と、該半導体
    基板裏面側に形成され、上記素子部で発生した熱を放熱
    する放熱金属層とを有する高周波高出力半導体装置にお
    いて、 上記放熱金属層は、上記半導体基板裏面の素子部に対応
    する素子部対応部にのみ設けられ、上記半導体基板の素
    子部対応部以外の部分には、その線膨張係数が、基板材
    料のそれと等しく、上記放熱金属層のそれとは異なるメ
    ッキ層が設けられていることを特徴とする半導体装置。
  2. （２）請求項１記載の半導体装置において、上記メッキ
    層は、シリコンあるいは炭素分散媒にニッケルを分散し
    てなる分散メッキ膜であり、該分散メッキ膜の上及び下
    側にそれぞれ１〜２μｍ厚のＡｕ膜を形成したことを特
    徴とする半導体装置。
  3. （３）請求項１記載の半導体装置において、上記メッキ
    層は、シリコンあるいは炭素分散媒に銅を分散してなる
    分散メッキ膜であり、 該分散メッキ膜の、上記基板と反対側に１〜２μｍ厚の
    Ａｕ膜を形成したことを特徴とする半導体装置。
  4. （４）請求項１記載の半導体装置において、上記メッキ
    膜は、複数の金属層をその基板材料に対する応力の向き
    が互いに反対となるよう順次積層してなるものであるこ
    とを特徴とする半導体装置。
  5. （５）半導体基板の裏面側に、該基板表面の素子部での
    発熱を放熱する放熱金属層を形成するメッキ工程を有す
    る半導体装置の製造方法において、上記メッキ工程は、 上記半導体基板裏面の素子部に対応する素子部対応部分
    に選択的にフォトレジストを形成する第１の工程と、 該フォトレジストをマスクとして選択的にメッキ処理を
    行ってメッキ層を形成する第２の工程と、上記フォトマ
    スクを除去した後、上記素子部対応部分に放熱金属層を
    選択メッキ法又はＰ、Ｒメッキ法により埋め込む第３の
    工程と、 上記半導体基板裏面を研磨し平坦化する第４の工程とを
    含むことを特徴とする半導体装置の製造方法。
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