JPH04144325A - フレーム同期装置 - Google Patents
フレーム同期装置Info
- Publication number
- JPH04144325A JPH04144325A JP2267470A JP26747090A JPH04144325A JP H04144325 A JPH04144325 A JP H04144325A JP 2267470 A JP2267470 A JP 2267470A JP 26747090 A JP26747090 A JP 26747090A JP H04144325 A JPH04144325 A JP H04144325A
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- JP
- Japan
- Prior art keywords
- frame
- clock
- circuit
- parallel
- signal
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- Pending
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は通信装置等に用いられれるフレーム同期装置
に関する。
に関する。
（従来の技術）
通信装置に用いられる従来のフレーム同期装置は、一般
に第５図に示すように構成される。第５図において、ン
フトレシスタ回路１のデータ入力端にはシリアルデータ
か入力され、クロック入力端にはシリアルクロックか入
力されている。ンフトレシスタ回路１はＮビット（Ｎは
正整数）のデータをシフトし、シフトされた入力データ
はヘッダ検出回路２に入力される。
に第５図に示すように構成される。第５図において、ン
フトレシスタ回路１のデータ入力端にはシリアルデータ
か入力され、クロック入力端にはシリアルクロックか入
力されている。ンフトレシスタ回路１はＮビット（Ｎは
正整数）のデータをシフトし、シフトされた入力データ
はヘッダ検出回路２に入力される。
ヘッダ検出回路２は、ンフトデータをデコードすること
により伝送フレームのヘッダを検出しヘッダ検出信号を
フレームカウンタ３に出力する。
により伝送フレームのヘッダを検出しヘッダ検出信号を
フレームカウンタ３に出力する。
フレームカウンタ３のクロック端には前記シリアルクロ
ックか入力され、このクロックを分周してフレームクロ
ック及びパラレルクロックを得る。
ックか入力され、このクロックを分周してフレームクロ
ック及びパラレルクロックを得る。
パラレルクロックはシリアル／パラレル変換（以下Ｓ／
Ｐ変換と記す）回路５の一方の入力端に人力される。
Ｐ変換と記す）回路５の一方の入力端に人力される。
Ｓ／Ｐ変換回路５の他方の入力端には前記シリアルデー
タが入力され、上記パラレルクロックの立ぢ」二かりて
ンリアルデータをセ・ソトシバラレルデータに変換して
いる。
タが入力され、上記パラレルクロックの立ぢ」二かりて
ンリアルデータをセ・ソトシバラレルデータに変換して
いる。
第６図は第５図に示した回路の一例を示している。
シフトレジスタ回路１のＱａ−Ｑｈ出力（Ｑａ。
Ｑｄ出力は反転後）は、アンド回路２ａにそれぞれ人力
される。アント回路２ａはヘッダ検出回路２を構成し、
Ｑｈ出力からはシフトデータか得られる。アンド回路２
ａの出力は、フレームカウンタ回路３のプリセット端に
入力され、クロック端にはシリアルクロックが入力され
る。またＤＯ〜Ｄ５入力端は、抵抗３ａを介してプルア
ップされ、Ｑ５出力からはフレームクロックか得られる
。
される。アント回路２ａはヘッダ検出回路２を構成し、
Ｑｈ出力からはシフトデータか得られる。アンド回路２
ａの出力は、フレームカウンタ回路３のプリセット端に
入力され、クロック端にはシリアルクロックが入力され
る。またＤＯ〜Ｄ５入力端は、抵抗３ａを介してプルア
ップされ、Ｑ５出力からはフレームクロックか得られる
。
以ド第７図を参照して第５図に示した回路の動作を説明
する。
する。
図において（１）はシフトレジスタ回路］に人力される
シリアルデータ、（２）はンフトレジスタ回路１及びフ
レームカウンタ回路３に人力されるシリアルクロック、
（′３）はヘッダ検出回路２て得られるヘッダ検出ｆｒ
ｊ号、（４）はンフトレジスタ回路１により／フトされ
たンフトデータ、（５）はフレームカウンタ回路３で得
られるフレームクロック、（６）はフレームカウンタ回
路３から出力されるパラレルクロックを示している。
シリアルデータ、（２）はンフトレジスタ回路１及びフ
レームカウンタ回路３に人力されるシリアルクロック、
（′３）はヘッダ検出回路２て得られるヘッダ検出ｆｒ
ｊ号、（４）はンフトレジスタ回路１により／フトされ
たンフトデータ、（５）はフレームカウンタ回路３で得
られるフレームクロック、（６）はフレームカウンタ回
路３から出力されるパラレルクロックを示している。
入力シリアルデータは、シフトレジスタ回路］において
ヘッダのピッＩ・数分たけシフトされる（第７図（４）
参照）。シフトデータはヘッダ検出回路２によりヘッダ
か険出され、ヘッダ検出信号を得る（第７図（３）５照
）。フレームカウンタ回路′３は」二記ヘッダ険出信号
によりカウント値をプリセットし、前記シリアルクロッ
クを分周してフレームクロック及びパラレルクロックを
得る（第７図（５）、（６）参照）。Ｓ／Ｐ変換回路５
はパラレルクロックの立」二かりによりシリアルデータ
をセットシ、シリアルデータをパラレルデータに変換し
ている。
ヘッダのピッＩ・数分たけシフトされる（第７図（４）
参照）。シフトデータはヘッダ検出回路２によりヘッダ
か険出され、ヘッダ検出信号を得る（第７図（３）５照
）。フレームカウンタ回路′３は」二記ヘッダ険出信号
によりカウント値をプリセットし、前記シリアルクロッ
クを分周してフレームクロック及びパラレルクロックを
得る（第７図（５）、（６）参照）。Ｓ／Ｐ変換回路５
はパラレルクロックの立」二かりによりシリアルデータ
をセットシ、シリアルデータをパラレルデータに変換し
ている。
第８図は従来のフレーム同期装置の他の実施例を示して
いる。
いる。
ヘッダ検出回路２の入力端にはパラレルデータか人力さ
れている。ヘッダ検出回路２は伝送フレームのヘッダを
検出しヘッダ検出信号をフレームカウンタ３に出力する
。
れている。ヘッダ検出回路２は伝送フレームのヘッダを
検出しヘッダ検出信号をフレームカウンタ３に出力する
。
フレームカウンタ３のタロツク端には前記シリアルクロ
ックか入力され、このクロックを分周してフレームクロ
ック及びパラレルクロックを得る。
ックか入力され、このクロックを分周してフレームクロ
ック及びパラレルクロックを得る。
パラレルクロックは、パラレル／シリアル変換（以下Ｐ
／Ｓ変換と記す）回路７の一方に入力端に人力される。
／Ｓ変換と記す）回路７の一方に入力端に人力される。
Ｐ／Ｓ変換回路７の他方の入力端には前記パラレルデー
タか入力され、クロック端には前、記シリアルクロック
か人力されている。
タか入力され、クロック端には前、記シリアルクロック
か人力されている。
Ｐ／Ｓ変換回路７は、上記パラレルクロックの立ち上か
りてパラレルデータを読み込んだ後ンフ１・させてシリ
アルデータに変換している。
りてパラレルデータを読み込んだ後ンフ１・させてシリ
アルデータに変換している。
以下更に第８図の動作を説明する。
ヘッダ検出回路２は入力パラレルデータのヘッダを険出
しヘッダ検出信号をフレームカウンタ回路３に出力する
。
しヘッダ検出信号をフレームカウンタ回路３に出力する
。
フレームカウンタ回路３は」１記ヘッダ検出信号により
カウント値がプリセットされ、前記シリアルクロックを
分周してフレームクロック及びパラレルクロックを得る
。
カウント値がプリセットされ、前記シリアルクロックを
分周してフレームクロック及びパラレルクロックを得る
。
Ｐ／Ｓ変換回路７はパラレルクロックの立ち」二かりて
パラレルデータを読み込んた後シフトさせてシリアル信
号に変換している。
パラレルデータを読み込んた後シフトさせてシリアル信
号に変換している。
」二記の動作によると、カウンタ回路が自走状態の時、
つまりカウンタ回路の出力信号（フレームクロック及び
パラレルクロック）か“Ｈ” レベルの時にフレームヘ
ッダが検出された場合、カウンタ回路の出力信号か変化
しない場合かある（第７図（３）、（５）参照）。この
様な場合、フレームクロックの“Ｈ”レベルは、ヘッダ
検出時以前から存在するため、立ち」−かりの変化点か
フレームの先頭（ヘッダ検出時）と一致しない場合かあ
る。
つまりカウンタ回路の出力信号（フレームクロック及び
パラレルクロック）か“Ｈ” レベルの時にフレームヘ
ッダが検出された場合、カウンタ回路の出力信号か変化
しない場合かある（第７図（３）、（５）参照）。この
様な場合、フレームクロックの“Ｈ”レベルは、ヘッダ
検出時以前から存在するため、立ち」−かりの変化点か
フレームの先頭（ヘッダ検出時）と一致しない場合かあ
る。
またシリアル／パラレル変換若しくはパラレル／シリア
ル変換もカウンタ回路出力の変化点て行っている。よっ
て伝送フレームの先頭に一致した変化点を持つカウンタ
回路出力信号を得るのか］フレーム遅れてしまうという
問題を有していた。
ル変換もカウンタ回路出力の変化点て行っている。よっ
て伝送フレームの先頭に一致した変化点を持つカウンタ
回路出力信号を得るのか］フレーム遅れてしまうという
問題を有していた。
（発明か解決しようとする課題）
以」二述べたように従来のフレーム同期装置は、フレー
ムクロック及びパラレルクロックをシリアルクロックを
分周することにより得ている。従ってフレームカウンタ
の自走状態によっては、フレームヘッダが検出されてか
ら伝送フレームの先頭に一致した変化点を持つフレーム
クロック及びパラレルクロックを得るのに１フレーム遅
れてしまうという問題があった。
ムクロック及びパラレルクロックをシリアルクロックを
分周することにより得ている。従ってフレームカウンタ
の自走状態によっては、フレームヘッダが検出されてか
ら伝送フレームの先頭に一致した変化点を持つフレーム
クロック及びパラレルクロックを得るのに１フレーム遅
れてしまうという問題があった。
そこでこの発明は、フレーム同期を１フレームの損失も
なく行うフレーム同期装置を提供することを目的とする
。
なく行うフレーム同期装置を提供することを目的とする
。
［発明の＋１４成コ
（問題を解決するための手段）
この発明は、伝送信号に同期したクロックを分周し得ら
れるフレームクロックを少なくとも伝送信号のタイムス
ロットの幅より狭くしたことを具備するものである。
れるフレームクロックを少なくとも伝送信号のタイムス
ロットの幅より狭くしたことを具備するものである。
（作用）
上記丁段によれば、フレームクロック及びパラレルクロ
ックのパルス幅をシリアル信号のタイムスロットよりも
短くできる。よって、ヘッダ検出と同時にフレーム損失
のないフレームに同期したフレームクロック及びパラレ
ルクロックを得ることかできる。
ックのパルス幅をシリアル信号のタイムスロットよりも
短くできる。よって、ヘッダ検出と同時にフレーム損失
のないフレームに同期したフレームクロック及びパラレ
ルクロックを得ることかできる。
（実施例）
以下この発明の実施例を図面を参照して説明する。
第１図はこの発明の一実施例を示している。
なお、第１図の実施例は先の第５図に対応するものであ
り第５図と同一部には同一符号を（ｔ して説明する。
り第５図と同一部には同一符号を（ｔ して説明する。
先の第５図と異なる点は、フレームカウンタ回路３の後
段に微分回路４を設けた点にある。つまりフレームカウ
ンタ回路３の出力を微分回路４の一方の入力端に入力し
、ヘッダ検出信号を他方の入力端に入力する。またシリ
アルクロックを微分回路４の一方のクロック入力端に入
力し、反転バッファ６を介したシリアルクロックを他方
のクロック入力端に人力する。
段に微分回路４を設けた点にある。つまりフレームカウ
ンタ回路３の出力を微分回路４の一方の入力端に入力し
、ヘッダ検出信号を他方の入力端に入力する。またシリ
アルクロックを微分回路４の一方のクロック入力端に入
力し、反転バッファ６を介したシリアルクロックを他方
のクロック入力端に人力する。
微分回路４は、フレームクロック及びパラレルクロック
のパルス幅をシリアルデータの１タイムスロツトの半分
にして出力する。
のパルス幅をシリアルデータの１タイムスロツトの半分
にして出力する。
第２図は第１図に示した回路の一例を示している。
ンフトレジスタ回路］のＱ ａ −Ｑ ｂ出力（Ｑａ。
Ｑｄ出力は反転後）は、アンド回路２ａにそれぞれ入力
される。アンド回路２ａはヘッダ検出回路２を構成し、
Ｑ ｈ出力からはシフトデータが得られる。アンド回路
２ａの出力は、フレームカウンタ回路３のプリセット端
に入力され、クロック端にはシリアルクロックか入力さ
れる。またＤＯ〜Ｄ５入力端は、抵抗３ａを介してプル
アップされている。フレームカウンタ回路３の出力は、
微分回路４に供給される。微分回路４は、アンド回路４
ａ 、４ ｂ 、 ４ ｃ 、 ４ ｅ −、Ｄ
７リツプフロツプ４ｄ、オア回路４ｆて構成されてい
る。フレームカウンタ回路３のＱＯ〜Ｑ５出力は、アン
ド回路４ａにそれぞれ入力されている。アンド回路４ａ
の出力はアンド回路４ｂの一方の入力端に入力され、他
方の入力端にはシリアルクロックか人力されている。ア
ンド回路４ｂの出力からはフレームクロックが１１１ら
れる。また、フレームカウンタ回路３のＱＯ〜Ｑ２出力
かアンド回路４ｃに供給される。反転バッファ６の出力
は、Ｄフリップフロップ４ｄのクロック端Ｊ′にＩＩＨ
給される。アント回路４ｃの出力は、Ｄフリップフロッ
プ４ｄのＤ入力端子に与えられると共にアンド回路４ｅ
の一方の入力端に供給される。アンド回路４ｅは、アン
ト回路４ｃの出力とＤフリンブフロソブ４ｄのＱ出力と
のアンドをとって出力をオア回路４ｆの一方の入力端に
供給する。オア回路４ｆは、アンド−］〇 − 回路４ｅの出力とフレームクロックとのオアをとってパ
ラレルクロックを出力する。
される。アンド回路２ａはヘッダ検出回路２を構成し、
Ｑ ｈ出力からはシフトデータが得られる。アンド回路
２ａの出力は、フレームカウンタ回路３のプリセット端
に入力され、クロック端にはシリアルクロックか入力さ
れる。またＤＯ〜Ｄ５入力端は、抵抗３ａを介してプル
アップされている。フレームカウンタ回路３の出力は、
微分回路４に供給される。微分回路４は、アンド回路４
ａ 、４ ｂ 、 ４ ｃ 、 ４ ｅ −、Ｄ
７リツプフロツプ４ｄ、オア回路４ｆて構成されてい
る。フレームカウンタ回路３のＱＯ〜Ｑ５出力は、アン
ド回路４ａにそれぞれ入力されている。アンド回路４ａ
の出力はアンド回路４ｂの一方の入力端に入力され、他
方の入力端にはシリアルクロックか人力されている。ア
ンド回路４ｂの出力からはフレームクロックが１１１ら
れる。また、フレームカウンタ回路３のＱＯ〜Ｑ２出力
かアンド回路４ｃに供給される。反転バッファ６の出力
は、Ｄフリップフロップ４ｄのクロック端Ｊ′にＩＩＨ
給される。アント回路４ｃの出力は、Ｄフリップフロッ
プ４ｄのＤ入力端子に与えられると共にアンド回路４ｅ
の一方の入力端に供給される。アンド回路４ｅは、アン
ト回路４ｃの出力とＤフリンブフロソブ４ｄのＱ出力と
のアンドをとって出力をオア回路４ｆの一方の入力端に
供給する。オア回路４ｆは、アンド−］〇 − 回路４ｅの出力とフレームクロックとのオアをとってパ
ラレルクロックを出力する。
以下第３図を参照して第１図に示した回路の動作を説明
する。
する。
図において（１）はシフトレジスタ回路１に入力される
シリアルデータ、（２）はシフトレジスタ回路］及びフ
レームカウンタ回路３に入力されるシリアルクロック、
（３）はヘッダ検出回路２で得られるヘッダ検出信号、
（４）はシフトレジスタ回路１によりシフトされたシフ
トデータ、（５）は微分回路４で得られるフレームクロ
ック、（６）は微分回路４で得られるパラレルクロック
を示している。
シリアルデータ、（２）はシフトレジスタ回路］及びフ
レームカウンタ回路３に入力されるシリアルクロック、
（３）はヘッダ検出回路２で得られるヘッダ検出信号、
（４）はシフトレジスタ回路１によりシフトされたシフ
トデータ、（５）は微分回路４で得られるフレームクロ
ック、（６）は微分回路４で得られるパラレルクロック
を示している。
入力シリアルデータは、シフトレジスタ回路１において
ヘッダのビット数分だけシフトされる（ｌｆｆ１３図（
４）参照）。シフトデータのヘッダがヘッダ検出回路２
により検出され、ヘッダ検出信号が出力される（第３図
（３）参照）。フレームカウンタ回路３は上記ヘッダ検
出信号によりカウント値をプリセット信号、ヘッダ検出
信号と同じパー］］− ルス幅を何するプリセット信号を得る。
ヘッダのビット数分だけシフトされる（ｌｆｆ１３図（
４）参照）。シフトデータのヘッダがヘッダ検出回路２
により検出され、ヘッダ検出信号が出力される（第３図
（３）参照）。フレームカウンタ回路３は上記ヘッダ検
出信号によりカウント値をプリセット信号、ヘッダ検出
信号と同じパー］］− ルス幅を何するプリセット信号を得る。
微分回路４は、上記プリセット信号をシリアルデータの
１タイムスロツトの半分で微分しフレームクロック（第
３図（５）参照）を得、同様にパラレルクロック（第３
図（６）参照）を得る。
１タイムスロツトの半分で微分しフレームクロック（第
３図（５）参照）を得、同様にパラレルクロック（第３
図（６）参照）を得る。
Ｓ／Ｐ変換回路５は、パラレルクロックの立ち上がりに
よりシリアル信号をセットしパラレルデータに変換する
。この構成によれば、第３図（３）、 （５）、
（６）に示されるようにフレームヘッダ検出後、即座に
立ち上かりかヘッダ検出時点と一致したフレームクロッ
ク及びパラレルクロックが得られ、１フレームの損失も
なくフレーム同期をかけることかできる。なお、微分回
路４においては、ヘッダ検出信号を直接導入し、これと
シリアルクロックとのアンドをとってフレームクロック
を出力するようにしてもよい。
よりシリアル信号をセットしパラレルデータに変換する
。この構成によれば、第３図（３）、 （５）、
（６）に示されるようにフレームヘッダ検出後、即座に
立ち上かりかヘッダ検出時点と一致したフレームクロッ
ク及びパラレルクロックが得られ、１フレームの損失も
なくフレーム同期をかけることかできる。なお、微分回
路４においては、ヘッダ検出信号を直接導入し、これと
シリアルクロックとのアンドをとってフレームクロック
を出力するようにしてもよい。
第４図はこの発明に係わる他の実施例を示している。
なお、第４図の実施例は先の第８図に対応するものであ
り第８図と同一部には同−ｎ号を付して＝ １２− 説明する。
り第８図と同一部には同−ｎ号を付して＝ １２− 説明する。
先の第８図と異なる点は、フレームカウンタ回路３の後
段に微分回路４を設けた点にある。つまりフレームカウ
ンタ回路３の出力を微分回路４の一方の入力端に入力し
、ヘッダ検出信号を他方の入力端に入力する。またシリ
アルクロックを微分回路４の一方のクロック入力端に入
力し、反転バッファ６を介したシリアルクロックを他方
のクロック入力端に入力する。
段に微分回路４を設けた点にある。つまりフレームカウ
ンタ回路３の出力を微分回路４の一方の入力端に入力し
、ヘッダ検出信号を他方の入力端に入力する。またシリ
アルクロックを微分回路４の一方のクロック入力端に入
力し、反転バッファ６を介したシリアルクロックを他方
のクロック入力端に入力する。
微分回路４は、フレームクロック及びパラレルクロック
のパルス幅をシリアルデータの１タイムスロツトの半分
にして出力する。
のパルス幅をシリアルデータの１タイムスロツトの半分
にして出力する。
以下更に第４図の動作を説明する。
入力パラレルデータはヘッダ検出回路２によりヘッダか
検出され、ヘッダ検出信号を得る。フレームカウンタ回
路３は、上記ヘッダ検出信号によりカウント値をプリセ
ットし、プリセット信号を得る。
検出され、ヘッダ検出信号を得る。フレームカウンタ回
路３は、上記ヘッダ検出信号によりカウント値をプリセ
ットし、プリセット信号を得る。
微分回路４は、上記プリセット信号をシリアルデータの
１タイムスロットの半分で微分しフレームクロックを得
、同様にパラレルクロックを得る。
１タイムスロットの半分で微分しフレームクロックを得
、同様にパラレルクロックを得る。
微分回路４では、ヘッダ検出信号を導入しこれとシリア
ルクロックとのアンドをとってフレームクロックを出力
するようにしてもよい。
ルクロックとのアンドをとってフレームクロックを出力
するようにしてもよい。
Ｐ／Ｓ変換回路７は、パラレルクロックの立上がりによ
りパラレルデータを読み込んだ後シフトさせてシリアル
信号に変換する。
りパラレルデータを読み込んだ後シフトさせてシリアル
信号に変換する。
上記構成においても、フレームヘッダを検出した後、即
座にフレームに同期したフレームクロック及びパラレル
クロックを得ることができ、１フレームの損失もなくフ
レーム同期を得ることができる。尚、フレームクロック
及びパラレルクロックのパルス幅は、必ずしも伝送信号
のタイムスロットの半分である必要はなく、タイムスロ
ットより狭いパルス幅であればよい。
座にフレームに同期したフレームクロック及びパラレル
クロックを得ることができ、１フレームの損失もなくフ
レーム同期を得ることができる。尚、フレームクロック
及びパラレルクロックのパルス幅は、必ずしも伝送信号
のタイムスロットの半分である必要はなく、タイムスロ
ットより狭いパルス幅であればよい。
［発明の効果］
以上説明したようにこの発明によれば、フレームクロッ
ク及びパラレルクロックかフレームヘッダの検出と共に
即座に得られるため、フレーム同期を１フレームの損失
もなく行えるフレーム同期装置を提供することかできる
。
ク及びパラレルクロックかフレームヘッダの検出と共に
即座に得られるため、フレーム同期を１フレームの損失
もなく行えるフレーム同期装置を提供することかできる
。
第１図はこの発明に係わるフレーム同期装置を示す図、
第２図は第１図に示した回路の一例を示す図、第３図は
第１図に示した回路のタイミングを説明するための図、
第４図はこの発明に係わる他の実施例を示す図、第５図
は従来のフレーム同期装置を示す図、第６図は第５図に
示した回路の一例を示す図、第７図は第５図に示した回
路のタイミングを説明するための図、第８図は従来のフ
レーム同期装置の他の例を示す図である。 １・・・シフトレジスタ回路、２・・・ヘッダ検出回路
、３・・・フレームカウンタ回路、４・・・微分回路、
５・・・シリアル／パラレル変換回路、６・・・反転バ
ッファ、７・・・パラレル／シリアル変換回路。 出願人代理人 弁理士 鈴江武彦 −］ ５ − 特開平４．−１４４３２５ （６）
第２図は第１図に示した回路の一例を示す図、第３図は
第１図に示した回路のタイミングを説明するための図、
第４図はこの発明に係わる他の実施例を示す図、第５図
は従来のフレーム同期装置を示す図、第６図は第５図に
示した回路の一例を示す図、第７図は第５図に示した回
路のタイミングを説明するための図、第８図は従来のフ
レーム同期装置の他の例を示す図である。 １・・・シフトレジスタ回路、２・・・ヘッダ検出回路
、３・・・フレームカウンタ回路、４・・・微分回路、
５・・・シリアル／パラレル変換回路、６・・・反転バ
ッファ、７・・・パラレル／シリアル変換回路。 出願人代理人 弁理士 鈴江武彦 −］ ５ − 特開平４．−１４４３２５ （６）
Claims (3)
- （１）伝送信号のフレームヘッダを検出するヘッダ検出
手段と、伝送信号に同期したクロックを分周しフレーム
クロックを発生するフレームカウンタ手段を有するフレ
ーム同期装置において、前記フレームクロックを少なく
とも伝送信号のタイムスロットの幅より狭くしたことを
特徴とするフレーム同期装置。 - （２）シリアル信号をパラレル信号に変換するシリアル
／パラレル変換手段を備え、 前記フレームカウンタ手段より得られるパラレルクロッ
クを少なくとも前記シリアル信号のタイムスロットの幅
より狭くしたことを特徴とする特許請求の範囲第１項記
載のフレーム同期装置。 - （３）パラレル信号をシリアル信号に変換するパラレル
／シリアル変換手段を備え、 前記フレームカウンタ手段より得られるパラレルクロッ
クを少なくとも前記シリアル信号のタイムスロットの幅
より狭くしたことを特徴とする特許請求の範囲第１項記
載のフレーム同期装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2267470A JPH04144325A (ja) | 1990-10-04 | 1990-10-04 | フレーム同期装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2267470A JPH04144325A (ja) | 1990-10-04 | 1990-10-04 | フレーム同期装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04144325A true JPH04144325A (ja) | 1992-05-18 |
Family
ID=17445291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2267470A Pending JPH04144325A (ja) | 1990-10-04 | 1990-10-04 | フレーム同期装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04144325A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008093973A1 (en) * | 2007-01-29 | 2008-08-07 | Samsung Electronics Co., Ltd. | Method and system for transmitting/receiving serial data in serial communication system and serial communication system for the same |
-
1990
- 1990-10-04 JP JP2267470A patent/JPH04144325A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008093973A1 (en) * | 2007-01-29 | 2008-08-07 | Samsung Electronics Co., Ltd. | Method and system for transmitting/receiving serial data in serial communication system and serial communication system for the same |
| US7675438B2 (en) | 2007-01-29 | 2010-03-09 | Samsung Electronics Co., Ltd | Method and system for transmitting/receiving serial data in serial communication system and serial communication system for the same |
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