JPH02260044A - パリティ演算回路 - Google Patents
パリティ演算回路Info
- Publication number
- JPH02260044A JPH02260044A JP1083248A JP8324889A JPH02260044A JP H02260044 A JPH02260044 A JP H02260044A JP 1083248 A JP1083248 A JP 1083248A JP 8324889 A JP8324889 A JP 8324889A JP H02260044 A JPH02260044 A JP H02260044A
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- JP
- Japan
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- circuit
- signal
- frame
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く産業上の利用分野〉
本発明はディジタル信号の１フレーム中に含まれる“１
＃の信号の数が偶数か奇数かを計算するパリティ演算回
路に関する。
＃の信号の数が偶数か奇数かを計算するパリティ演算回
路に関する。
〈従来の技術〉（第６〜７図）
ディジタル信号の伝送では、信号をフレーム単位に区切
って伝送しており、そのフレームの区切りとして所定パ
ターンのフレーム信号を先頭に配置している。
って伝送しており、そのフレームの区切りとして所定パ
ターンのフレーム信号を先頭に配置している。
また、このようなディジタル伝送では、データの誤りを
発見するために、１フレーム中の“１″の信号の数が常
に偶数（あるいは奇数）となるように構成したり、前フ
レーム中の“１′の信号の数が偶数か奇数かを示す信号
を次のフレーム中に挿入して、データの誤りを調べるよ
うにしている。
発見するために、１フレーム中の“１″の信号の数が常
に偶数（あるいは奇数）となるように構成したり、前フ
レーム中の“１′の信号の数が偶数か奇数かを示す信号
を次のフレーム中に挿入して、データの誤りを調べるよ
うにしている。
このような目的のために、従来より第６図に示すような
パリティ演算回路があった。
パリティ演算回路があった。
第６図において、１はりＯツク信号の立上りに同期して
伝送信号のレベルを読みとり、読みとったレベルが“１
″のとき出力Ｑ】を反転させるＴ型の７リツプフロツプ
回路（以下ＦＦ回路と記す）である。
伝送信号のレベルを読みとり、読みとったレベルが“１
″のとき出力Ｑ】を反転させるＴ型の７リツプフロツプ
回路（以下ＦＦ回路と記す）である。
２．３はフレーム同期信号の立上りでデータを記憶する
Ｄ型のＦＦ回路であり、４はエクスクル−シブオフ回路
（以下ＥＸオア回路と記す）である。
Ｄ型のＦＦ回路であり、４はエクスクル−シブオフ回路
（以下ＥＸオア回路と記す）である。
この回路で第７図＜ａ＞に示すような伝送信号がＦＦ回
路１に入力されると、クロック信号（同図（ｂ））の立
上りでそのレベルが読みとられ、“１“の信号が入力さ
れる毎にその出力レベルが反転する（同図（Ｃ））。
路１に入力されると、クロック信号（同図（ｂ））の立
上りでそのレベルが読みとられ、“１“の信号が入力さ
れる毎にその出力レベルが反転する（同図（Ｃ））。
第１フレームの最終の伝送信号のレベル（この場合“１
″）が読みとられたとき（ｔＯ時）のＦＦ回路１の出力
Ｑ１が図のように“Ｈ”レベルになると、第２フレーム
の開始時（ｔｌ時）に立上るフレーム同期信号（同図（
ｄ））によって、この“Ｈ″レベルＦＦ回路２に記憶さ
れ、その出力Ｑ２は同図（ｅ）のようにｕ Ｈｓレベル
となる。
″）が読みとられたとき（ｔＯ時）のＦＦ回路１の出力
Ｑ１が図のように“Ｈ”レベルになると、第２フレーム
の開始時（ｔｌ時）に立上るフレーム同期信号（同図（
ｄ））によって、この“Ｈ″レベルＦＦ回路２に記憶さ
れ、その出力Ｑ２は同図（ｅ）のようにｕ Ｈｓレベル
となる。
このときＦＦ回路３の出力Ｑ３ （同図（ｆ））は“
Ｌ”レベルのままであるから、、ＥＸオア回路４の出力
は同図（９）のようにＨ”レベルとなる。
Ｌ”レベルのままであるから、、ＥＸオア回路４の出力
は同図（９）のようにＨ”レベルとなる。
第２フレームが開始されても、ＦＦ回路１の出力は“１
”の信号が入力されるｔ２時までは“Ｈ”レベル状態で
、ｔ２時に“し”レベルとなり、以下“１″の信号が入
力される毎に出力レベルが反転する。
”の信号が入力されるｔ２時までは“Ｈ”レベル状態で
、ｔ２時に“し”レベルとなり、以下“１″の信号が入
力される毎に出力レベルが反転する。
したがって、第２フレーム終了時のＦＦ回路１の出力は
第１フレーム終了時の出力レベルに依存することになる
。
第１フレーム終了時の出力レベルに依存することになる
。
即ち、前のフレーム終了時のＦＦ回路１の出力レベル（
このレベルはＦＦ＠路３に記憶されている）と現フレー
ム終了時のＦＦ回路１の出力レベル（このレベルはＦＦ
回路２に記憶きれている）とが同一レベルのときは、現
フレームに含まれていた“１″の信号の数が偶数であり
、異なるレベルのときは現フレームに含まれていた“１
″の信号の数が奇数であることが判定でき、この判定を
ＥＸオア回路４で行なって、偶数のときには“Ｌ”レベ
ル、奇数のときには“Ｈ”レベルの判定結果を出力する
ことになる。
このレベルはＦＦ＠路３に記憶されている）と現フレー
ム終了時のＦＦ回路１の出力レベル（このレベルはＦＦ
回路２に記憶きれている）とが同一レベルのときは、現
フレームに含まれていた“１″の信号の数が偶数であり
、異なるレベルのときは現フレームに含まれていた“１
″の信号の数が奇数であることが判定でき、この判定を
ＥＸオア回路４で行なって、偶数のときには“Ｌ”レベ
ル、奇数のときには“Ｈ”レベルの判定結果を出力する
ことになる。
〈発明が解決しようとする課題〉
しかしながら、前記のように前フレーム終了時の結果と
現フレーム終了時の結果との演算によって現フレームの
パリティ計算を行なう回路では、前フレームの結果を記
憶するためのＦＦ回路３と演算のためのＥＸオア回路４
が必要となり、多チャンネルの伝送信号のパリティ演算
を同時に行なう場合に、回路の規模が非常に大きくなっ
てしまう。
現フレーム終了時の結果との演算によって現フレームの
パリティ計算を行なう回路では、前フレームの結果を記
憶するためのＦＦ回路３と演算のためのＥＸオア回路４
が必要となり、多チャンネルの伝送信号のパリティ演算
を同時に行なう場合に、回路の規模が非常に大きくなっ
てしまう。
このため、新たなフレームの開始直後（第７図ｔ１時か
らｔｌ−時の間）にＦＦ回路１の出力をリセットするこ
とにより、前フレームの結果に関係なく、そのフレーム
毎の“１”の信号の数が偶数か奇数かの判定結果（パリ
ティ信号）を直接ＦＦ回路２かう出力させることが考え
られるが、伝送信号の速度が速くなると、この短時間の
間（１１時からｔ１＝時の間）にＦＦ回路２のデータ読
み込みとＦＦ回路１のリセットとを行なわなければなら
ず、ＦＦ回路１０セットアツプ時間とＦＦ回路２のホー
ルド時間とを見込んで伝送信号の速度よりさらに高速動
作の可能なＦＦ回路を用いなければならないという問題
があった。
らｔｌ−時の間）にＦＦ回路１の出力をリセットするこ
とにより、前フレームの結果に関係なく、そのフレーム
毎の“１”の信号の数が偶数か奇数かの判定結果（パリ
ティ信号）を直接ＦＦ回路２かう出力させることが考え
られるが、伝送信号の速度が速くなると、この短時間の
間（１１時からｔ１＝時の間）にＦＦ回路２のデータ読
み込みとＦＦ回路１のリセットとを行なわなければなら
ず、ＦＦ回路１０セットアツプ時間とＦＦ回路２のホー
ルド時間とを見込んで伝送信号の速度よりさらに高速動
作の可能なＦＦ回路を用いなければならないという問題
があった。
本発明はこのような問題を解決したパリティ演算回路を
提供することを目的としている。
提供することを目的としている。
〈課題を解決するための手段〉
前記課題を解決するために本発明のパリティ演算回路は
、 伝送信号中の“１′の信号を受ける毎に出力レベルを反
転させる第１の７リツプフロツプ回路と、１フレームの
最終の伝送信号を受けた第１の７リツプ７０ツブ回路の
出力レベルを記憶して出力する第２の７リツプフロツプ
回路と、 フレーム信号を受けている間に第１のフリップフ０ツブ
回路の出力をフレーム信号のバタンに応じた所定のレベ
ルにセットするセット回路とを備えている。
、 伝送信号中の“１′の信号を受ける毎に出力レベルを反
転させる第１の７リツプフロツプ回路と、１フレームの
最終の伝送信号を受けた第１の７リツプ７０ツブ回路の
出力レベルを記憶して出力する第２の７リツプフロツプ
回路と、 フレーム信号を受けている間に第１のフリップフ０ツブ
回路の出力をフレーム信号のバタンに応じた所定のレベ
ルにセットするセット回路とを備えている。
く作用〉
したがって、第１のフリップフロップの出力は、１フレ
ームの始めに、フレーム信号のパタンに応じた所定のレ
ベルにセットされ、以後に続く伝送信号の“１″の信号
を受ける毎に出力レベルが反転されるため、そのフレー
ムの最終の伝送信号を受けたときの第１の７リツプフロ
ツブの出力レベルは、所定レベルにセットされた状態か
ら最終の伝送信号までに含まれる“１”の信号の数が偶
数か奇数かによって異なるレベルとなり、このレベルは
第２のフリップフロップに記憶されることになる。
ームの始めに、フレーム信号のパタンに応じた所定のレ
ベルにセットされ、以後に続く伝送信号の“１″の信号
を受ける毎に出力レベルが反転されるため、そのフレー
ムの最終の伝送信号を受けたときの第１の７リツプフロ
ツブの出力レベルは、所定レベルにセットされた状態か
ら最終の伝送信号までに含まれる“１”の信号の数が偶
数か奇数かによって異なるレベルとなり、このレベルは
第２のフリップフロップに記憶されることになる。
〈実施例〉（第１〜３図）
以下、図面に基づいて本発明の一実施例を説明する。
第１図は本発明の一実施例を示す回路図であり、伝送信
号中に含まれるフレーム信号の先頭ビットが“０″であ
る場合のパリティ演算回路である。
号中に含まれるフレーム信号の先頭ビットが“０″であ
る場合のパリティ演算回路である。
第１図において、１１は前記同様に伝送信号のレベルを
クロック信号の立上りで読みとり、読みとったレベルが
“１″のときには出力Ｑ１を反転させる第１のフリップ
フＯツブ回路（以下ＦＦ回路と記す）であり、リセット
端子Ｒに゛Ｌ″レベルのセット信号を受けると出力Ｑｊ
がＬ”レベルにセットされる。
クロック信号の立上りで読みとり、読みとったレベルが
“１″のときには出力Ｑ１を反転させる第１のフリップ
フＯツブ回路（以下ＦＦ回路と記す）であり、リセット
端子Ｒに゛Ｌ″レベルのセット信号を受けると出力Ｑｊ
がＬ”レベルにセットされる。
１２は第１のＦＦ回路１１の出力Ｑ１のレベルをフレー
ム同期信号の立上り時に記憶してＱ２に出力する第２の
ＦＦ回路である。
ム同期信号の立上り時に記憶してＱ２に出力する第２の
ＦＦ回路である。
１３は、フレーム同期信号が立上ってから最初のクロッ
クパルスに同期したセット信号を第１のＦＦ回路１１の
リセット端子Ｒに出力してその出力レベルを“Ｌ”レベ
ルにセットするセット回路である。
クパルスに同期したセット信号を第１のＦＦ回路１１の
リセット端子Ｒに出力してその出力レベルを“Ｌ”レベ
ルにセットするセット回路である。
このセット回路１３は、例えば第２図に示すように、フ
レーム同期信号の立上りを検出して出力Ｑ４を“Ｈ”レ
ベルにするＦＦ回路１４と、ＦＦ回路１４の出力が“Ｈ
”レベルになったことをクロック信号の立上りで検出し
て出力Ｑ５を“Ｈ″レベルするＦＦ回路１５と、ＦＦ回
路１５の出力Ｑ５が“Ｈ″レベルなったことをクロック
信号の立下りで検出してＦＦ回路１４．１５をリセット
するＦＦ回路１６とから構成されてりる。
レーム同期信号の立上りを検出して出力Ｑ４を“Ｈ”レ
ベルにするＦＦ回路１４と、ＦＦ回路１４の出力が“Ｈ
”レベルになったことをクロック信号の立上りで検出し
て出力Ｑ５を“Ｈ″レベルするＦＦ回路１５と、ＦＦ回
路１５の出力Ｑ５が“Ｈ″レベルなったことをクロック
信号の立下りで検出してＦＦ回路１４．１５をリセット
するＦＦ回路１６とから構成されてりる。
したがって、このセット回路１３は、フレーム同期信号
が立上ってから最初のりＯツク信号に同期した゛Ｌ″レ
ベルのセット信号をＦＦ回路１５の反転出力σ５から出
力することになる。
が立上ってから最初のりＯツク信号に同期した゛Ｌ″レ
ベルのセット信号をＦＦ回路１５の反転出力σ５から出
力することになる。
次に、この回路の動作について説明する。
第３図（ａ）に示すように伝送信号が第１のＦＦ回路１
１に入力されると、り０ツク信号（同図（ｂ））の立上
りでそのレベルが読みとられ、“１′の信号が入力され
る毎に出力Ｑ１ （同図（Ｃ））が反転する。
１に入力されると、り０ツク信号（同図（ｂ））の立上
りでそのレベルが読みとられ、“１′の信号が入力され
る毎に出力Ｑ１ （同図（Ｃ））が反転する。
第１フレームの最終の伝送信号（この場合０１″）を受
けた第１のＦＦ回路１１の出力Ｑ】がｔ。
けた第１のＦＦ回路１１の出力Ｑ】がｔ。
時に“Ｈ″レベルなり、次の第２フレームのフレーム信
号がフレーム同期信号（同図（ｄ））の立上り（ｔＩ時
）に同期して入力される。
号がフレーム同期信号（同図（ｄ））の立上り（ｔＩ時
）に同期して入力される。
フレーム信号の先頭ビットは“０″であるため、この読
みとったデータによる出力レベルの反転動作はないが、
セット回路１３からのセット信号（同図（ｅ））がこの
クロック信号と同期して第１のＦＦ回路１１に入力され
るため、第１のＦＦ回路１１の出力レベルはｔ２時に“
０″レベルにセットされる。
みとったデータによる出力レベルの反転動作はないが、
セット回路１３からのセット信号（同図（ｅ））がこの
クロック信号と同期して第１のＦＦ回路１１に入力され
るため、第１のＦＦ回路１１の出力レベルはｔ２時に“
０″レベルにセットされる。
この第１のＦＦ回路１１は、以後に続く伝送信号の１″
の信号を受ける毎に反転し、第２フレームの最終信号を
受けた第１のＦＦ回路１１の出力レベル（この場合“し
”レベル）が、フレーム同期信号の次の立上り時（ｔ３
時）に第２のＦＦ回路１２によって記憶される。
の信号を受ける毎に反転し、第２フレームの最終信号を
受けた第１のＦＦ回路１１の出力レベル（この場合“し
”レベル）が、フレーム同期信号の次の立上り時（ｔ３
時）に第２のＦＦ回路１２によって記憶される。
第２のＦＦ回路１２の出力Ｑ２レベル（同図（ｆ））は
この第２フレーム中の“１″の信号の数が偶数か奇数か
を示すパリティ信号であり、図に示すようにｔ３時以後
の出力が“し”レベルのときは第２フレームのパリティ
が偶数であると判定することができる。
この第２フレーム中の“１″の信号の数が偶数か奇数か
を示すパリティ信号であり、図に示すようにｔ３時以後
の出力が“し”レベルのときは第２フレームのパリティ
が偶数であると判定することができる。
なお、この回路では、クロック信号と同期するほぼ同一
幅のセット信号で第１のＦＦ回路１１をセットでき、第
１のＦＦ回路１１のセットアツプ時間ＴＳおよび第２の
ＦＦ回路１２のホールド時間ＴｈをりＯツク信号のほぼ
半周期弁とることができ、高速な伝送信号に対しても十
分余裕のある動作が期待できる。
幅のセット信号で第１のＦＦ回路１１をセットでき、第
１のＦＦ回路１１のセットアツプ時間ＴＳおよび第２の
ＦＦ回路１２のホールド時間ＴｈをりＯツク信号のほぼ
半周期弁とることができ、高速な伝送信号に対しても十
分余裕のある動作が期待できる。
く他の実施例〉
なお、前記実施例は１系列の伝送信号に対するパリティ
演算回路について示したものであるが、同一フレーム信
号を有してフレーム同期した多系列の伝送信号について
も本発明を適用することができる。
演算回路について示したものであるが、同一フレーム信
号を有してフレーム同期した多系列の伝送信号について
も本発明を適用することができる。
即ち、第４図に示すように、第１、第２のＦＦ回路１１
．１２を各系列毎に設け、フレーム信号の先頭ビットが
前記同様に“０″のときはリセット端子Ｒ１“１″のと
きはセット端子Ｓにセット回路１３からのセット信号を
与えられるようにスイッチ２０を設けておけば、各系列
毎に前記同様のパリティ演算を行なうことができる。
．１２を各系列毎に設け、フレーム信号の先頭ビットが
前記同様に“０″のときはリセット端子Ｒ１“１″のと
きはセット端子Ｓにセット回路１３からのセット信号を
与えられるようにスイッチ２０を設けておけば、各系列
毎に前記同様のパリティ演算を行なうことができる。
この場合、系列が増えてもセット回路を共通で使用でき
るという利点がある。
るという利点がある。
また、前記実施例では、フレーム信号の先頭ビットが“
Ｏ″である場合について説明したが、先頭ビットが“１
″の場合は、セット回路１３からの信号によって第１の
ＦＦ回路１１の出力レベルを１″にセットすればよい。
Ｏ″である場合について説明したが、先頭ビットが“１
″の場合は、セット回路１３からの信号によって第１の
ＦＦ回路１１の出力レベルを１″にセットすればよい。
また、フレーム信号の先頭ビットのみでなく、例えば第
５図に示すフレーム信号（１０１１）のように“１”の
信号の数が奇数である場合は、フレーム信号の最終ビッ
ト入力中に第１のＦＦ回路１１を“１”にセットするよ
うにしてもよく、このセット方法はフレーム信号のバタ
ンに応じて種々変形することが可能である。
５図に示すフレーム信号（１０１１）のように“１”の
信号の数が奇数である場合は、フレーム信号の最終ビッ
ト入力中に第１のＦＦ回路１１を“１”にセットするよ
うにしてもよく、このセット方法はフレーム信号のバタ
ンに応じて種々変形することが可能である。
〈発明の効果〉
本発明のパリテイ演算回路は、前記説明のように伝送信
号の“１”の信号の入力毎に出力を反転させる第１のフ
リップフロップ回路のフレーム開始時の初期状態を、予
め既知なフレーム信号のパタンに基づいてセットするよ
うにしているため、前フレームの結果との演舞を行なう
ことなく、各フレーム毎に直接演算を行なうことができ
、多チャンネルの伝送信号に対するパリティ演算を行な
う場合でも、回路規模が大きくならずに演む。
号の“１”の信号の入力毎に出力を反転させる第１のフ
リップフロップ回路のフレーム開始時の初期状態を、予
め既知なフレーム信号のパタンに基づいてセットするよ
うにしているため、前フレームの結果との演舞を行なう
ことなく、各フレーム毎に直接演算を行なうことができ
、多チャンネルの伝送信号に対するパリティ演算を行な
う場合でも、回路規模が大きくならずに演む。
また、フレーム信号を受けている時間の任意なタイミン
グで第１のフリップフロップをセットできるため、伝送
信号の速度に応じた回路を使用することができ特別に高
速なものを必要としない。
グで第１のフリップフロップをセットできるため、伝送
信号の速度に応じた回路を使用することができ特別に高
速なものを必要としない。
第１図は本発明の一実施例を示す回路図、第２図は、一
実施例の要部の回路を示す図、第３図（ａ）〜（ｆ’）
は一実施例の動作タイミングを示す図である。 第４図は本発明の他の実施例を示す回路図、第５図は本
発明の他の実施例を示すタイミング図である。 第６図は従来回路を示す回路図、第７図（ａ）〜（９）
は従来回路の動作タイミングを示す図である。 １１−・・・・・第１のフリップフロップ回路、１２・
・・・・・第２のフリップフロップ回路、１３・・・・
・・セット回路。 図面の浄書（内容に変更なし） 第１図 第２図 １、事件の表示 平成１年 特許願 第８３２４８号 ２、発明の名称 パリティ演算回路 ３、補正をする者 事件との関係 特許出願人 住所 東京都港区南麻布５丁目１０番２７号名称 （０
５７）アンリッ株式会社 代表者 藤 １）雄 五 ４、代理人〒１０５ 電話４３３−４７０２住所 東
京都港区新橋４−２４−３ ６゜ 補正の内容
実施例の要部の回路を示す図、第３図（ａ）〜（ｆ’）
は一実施例の動作タイミングを示す図である。 第４図は本発明の他の実施例を示す回路図、第５図は本
発明の他の実施例を示すタイミング図である。 第６図は従来回路を示す回路図、第７図（ａ）〜（９）
は従来回路の動作タイミングを示す図である。 １１−・・・・・第１のフリップフロップ回路、１２・
・・・・・第２のフリップフロップ回路、１３・・・・
・・セット回路。 図面の浄書（内容に変更なし） 第１図 第２図 １、事件の表示 平成１年 特許願 第８３２４８号 ２、発明の名称 パリティ演算回路 ３、補正をする者 事件との関係 特許出願人 住所 東京都港区南麻布５丁目１０番２７号名称 （０
５７）アンリッ株式会社 代表者 藤 １）雄 五 ４、代理人〒１０５ 電話４３３−４７０２住所 東
京都港区新橋４−２４−３ ６゜ 補正の内容
Claims (1)
- 【特許請求の範囲】 所定パターンのフレーム信号と該フレーム信号に続く所
定長のデータ信号とで１フレームが構成される伝送信号
を受け、１フレーム中の“１”の信号の数が偶数になる
か奇数になるかを計算するパリテイ演算回路において、 前記伝送信号中の“１”の信号を受ける毎に出力レベル
を反転させる第１のフリップフロップ回路と、 １フレームの最終の伝送信号を受けた前記第１のフリッ
プフロップ回路の出力レベルを記憶して出力する第２の
フリップフロップ回路と、 前記フレーム信号を受けている間に前記第１のフリップ
フロップ回路の出力を前記フレーム信号のパタンに応じ
た所定のレベルにセットするセット回路とを備えたこと
を特徴とするパリテイ演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1083248A JPH0797325B2 (ja) | 1989-03-31 | 1989-03-31 | パリティ演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1083248A JPH0797325B2 (ja) | 1989-03-31 | 1989-03-31 | パリティ演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02260044A true JPH02260044A (ja) | 1990-10-22 |
| JPH0797325B2 JPH0797325B2 (ja) | 1995-10-18 |
Family
ID=13797031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1083248A Expired - Lifetime JPH0797325B2 (ja) | 1989-03-31 | 1989-03-31 | パリティ演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797325B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0392016A (ja) * | 1989-09-05 | 1991-04-17 | Nec Corp | パリティ回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61109155A (ja) * | 1984-11-01 | 1986-05-27 | Mitsubishi Electric Corp | パリテイ検出回路 |
| JPS63273139A (ja) * | 1987-04-30 | 1988-11-10 | Fujitsu Ltd | パリテイチエツク検出デ−タ保持回路 |
-
1989
- 1989-03-31 JP JP1083248A patent/JPH0797325B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61109155A (ja) * | 1984-11-01 | 1986-05-27 | Mitsubishi Electric Corp | パリテイ検出回路 |
| JPS63273139A (ja) * | 1987-04-30 | 1988-11-10 | Fujitsu Ltd | パリテイチエツク検出デ−タ保持回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0392016A (ja) * | 1989-09-05 | 1991-04-17 | Nec Corp | パリティ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0797325B2 (ja) | 1995-10-18 |
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