JPH0561828B2 - - Google Patents
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- JPH0561828B2 JPH0561828B2 JP58182209A JP18220983A JPH0561828B2 JP H0561828 B2 JPH0561828 B2 JP H0561828B2 JP 58182209 A JP58182209 A JP 58182209A JP 18220983 A JP18220983 A JP 18220983A JP H0561828 B2 JPH0561828 B2 JP H0561828B2
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- JP
- Japan
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- signal
- detection means
- bit
- input
- waveform
- Prior art date
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/05—Shaping pulses by increasing duration; by decreasing duration by the use of clock signals or other time reference signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/0078—Avoidance of errors by organising the transmitted data in a format specifically designed to deal with errors, e.g. location
- H04L1/0083—Formatting with frames or packets; Protocol or part of protocol for error control
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/20—Repeater circuits; Relay circuits
- H04L25/24—Relay circuits using discharge tubes or semiconductor devices
- H04L25/242—Relay circuits using discharge tubes or semiconductor devices with retiming
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Power Engineering (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Manipulation Of Pulses (AREA)
- Dc Digital Transmission (AREA)
- Selective Calling Equipment (AREA)
Description
【発明の詳細な説明】
［発明の技術の分野］
この発明は、たとえばループ方式のデータリン
ク制御システムにおいて、伝送系で蓄積された波
形歪みを補正して波形成形する波形成形装置に関
するものである。
ク制御システムにおいて、伝送系で蓄積された波
形歪みを補正して波形成形する波形成形装置に関
するものである。
［従来技術］
一般に、データリンク制御を行う場合、伝送系
（光ケーブル、光送信機、光受信器等）で波形歪
みが蓄積され、元のデータ波形が消滅してしまう
ことがあつた。すなわち、光送受信器のオン・オ
フ時間の相違により入力信号のオン時間とオフ時
間のデユーテイ比が１：１ではなくなる波形歪み
が必ず生じるが、ループ方式のデータリンク制御
システムでは、データリンクを何段も接続して使
用するため、ますます波形歪みが大きくなり、最
悪の場合は元の入力信号の波形が消滅してしまう
（オン信号またはオフ信号のみとなる）ことがあ
つた。特に、伝送系をループ方式に構成した場合
に、第１図に示すように光スイツチ１によつて入
力信号２をコントローラ３へ入力せずにそのまま
次局へ伝送すること、すなわち、ある局を切り離
して使用するハードウエア解列を行うことが、入
力信号の波形歪みが蓄積するために難しいという
問題点があつた。
（光ケーブル、光送信機、光受信器等）で波形歪
みが蓄積され、元のデータ波形が消滅してしまう
ことがあつた。すなわち、光送受信器のオン・オ
フ時間の相違により入力信号のオン時間とオフ時
間のデユーテイ比が１：１ではなくなる波形歪み
が必ず生じるが、ループ方式のデータリンク制御
システムでは、データリンクを何段も接続して使
用するため、ますます波形歪みが大きくなり、最
悪の場合は元の入力信号の波形が消滅してしまう
（オン信号またはオフ信号のみとなる）ことがあ
つた。特に、伝送系をループ方式に構成した場合
に、第１図に示すように光スイツチ１によつて入
力信号２をコントローラ３へ入力せずにそのまま
次局へ伝送すること、すなわち、ある局を切り離
して使用するハードウエア解列を行うことが、入
力信号の波形歪みが蓄積するために難しいという
問題点があつた。
［発明の概要］
この発明は、上記のような問題点に着目してな
されたもので、ループ方式の伝送システムにおけ
るノード局に備えられ、受信したシリアル信号の
ビツト１の連続を所定数カウントすることにより
無効信号状態を検出し、ビツト０によりクリアさ
れる無効信号検出手段と、受信したシリアル信号
のビツト１から０への変化を検出する立下り検出
手段と、上記両検出手段の検出信号を受けて有効
信号の開始を検出する開始信号検出手段と、上記
開始信号検出手段からの信号入力により基準クロ
ツクをカウント開始し、所定のカウント値で上記
シリアル信号の読み取り信号を出力し、以下上記
シリアル信号の１ビツトの信号長に相当する一定
周期毎に上記読み取り信号を繰り返し出力するカ
ウント手段と、上記カウント手段からの読み取り
信号の入力毎に受信した上記シリアル信号を読み
取り、かつそのビツトの０，１に応じて所定周期
の信号長の波形成形されたシリアル信号を生成す
る波形成形信号生成手段とを備えたことを特徴と
する波形成形装置を提供するものである。
されたもので、ループ方式の伝送システムにおけ
るノード局に備えられ、受信したシリアル信号の
ビツト１の連続を所定数カウントすることにより
無効信号状態を検出し、ビツト０によりクリアさ
れる無効信号検出手段と、受信したシリアル信号
のビツト１から０への変化を検出する立下り検出
手段と、上記両検出手段の検出信号を受けて有効
信号の開始を検出する開始信号検出手段と、上記
開始信号検出手段からの信号入力により基準クロ
ツクをカウント開始し、所定のカウント値で上記
シリアル信号の読み取り信号を出力し、以下上記
シリアル信号の１ビツトの信号長に相当する一定
周期毎に上記読み取り信号を繰り返し出力するカ
ウント手段と、上記カウント手段からの読み取り
信号の入力毎に受信した上記シリアル信号を読み
取り、かつそのビツトの０，１に応じて所定周期
の信号長の波形成形されたシリアル信号を生成す
る波形成形信号生成手段とを備えたことを特徴と
する波形成形装置を提供するものである。
［発明の実施例］
以下、この発明の一実施例を図面について説明
する。
する。
第２図は、この発明にかかる波形成形装置の基
本構成を示す回路図である。また、この実施例は
光通信システムにおけるHDLC（Highlevel data
link control）のデータリンク方式に適用した場
合を示している。
本構成を示す回路図である。また、この実施例は
光通信システムにおけるHDLC（Highlevel data
link control）のデータリンク方式に適用した場
合を示している。
同図において、３は光送信器、４は光受信器、
５は光受信器４によつて光電変換されたシリアル
信号ｂが入力されるＪ−Ｋフリツプフロツプ、６
はフリツプフロツプ５の出力Ｑが入力Ｄに入力さ
れるＤ形フリツプフロツプで、Ｊ−Ｋフリツプフ
ロツプ５とともに図外の発振器から基準クロツク
信号CLK(a)がクロツクCKに入力されている。７
は前記シリアル信号(b)のビツト１から０への変化
を検出する立下り検出手段としてのノアゲート、
８はシリアル信号のビツト１の連続を所定数カウ
ントすることにより無効信号状態を検出し、ビツ
ト０によりクリアされる無効信号検出手段として
のシンクロナス４ビツトデイケード（10進）カウ
ント、９，１０はインバータ、１１はノアゲート
７からの検出信号とシンクロナス４ビツトデイケ
ードカウンタ８の検出信号とを受けて有効信号の
開始を検出する開始信号検出手段としてのナンド
ゲード、１２は４ビツトデイケードカウント８の
出力QD(e)が“１”になるとプリセツトされるＤ
形フリツプフロツプで、プリセツトされると出力
Ｑ(h)が“１”となり、プリセツト解除後、後述の
微分パルス出力(c)が入力クロツクCKに入力され
ると、その出力Ｑが“０”となる。１３はインバ
ータ１４を介して入力クロツクCLKに入力され
る基準クロツク信号CLKをカウントするシンク
ロナス４ビツトデイケードカウンタで、前記検出
手段７からの信号(c)に基づいて基準クロツク信号
CLKを所定数（出力QCを用いるためここでは
４）カウントする。１５はシンクロナス４ビツト
デイケードカウンタ１３からのカウンタ出力信号
QC(1)に同期して前記シリアル信号(b)を取込み、
同信号(b)デユーテイ比を１：１に波形成形すると
ともに前記Ｄ形フリツプフロツプ１２の出力Ｑが
“１”（出力Ｑが“０”）になるとプリセツトされ、
出力Ｑ(m)を“１”に固定出力するＤ形フリツプフ
ロツプ、１６はＤ形フリツプフロツプ１５から波
形成形されて出力されたシリアル信号(m)を処理
し、光送信器３から出力させるシンクロナスデー
タリンクコントローラ、１７は基準クロツク信号
CLKを10分周した信号CLK／10(d)を出力するデ
イケードカウンタである。
５は光受信器４によつて光電変換されたシリアル
信号ｂが入力されるＪ−Ｋフリツプフロツプ、６
はフリツプフロツプ５の出力Ｑが入力Ｄに入力さ
れるＤ形フリツプフロツプで、Ｊ−Ｋフリツプフ
ロツプ５とともに図外の発振器から基準クロツク
信号CLK(a)がクロツクCKに入力されている。７
は前記シリアル信号(b)のビツト１から０への変化
を検出する立下り検出手段としてのノアゲート、
８はシリアル信号のビツト１の連続を所定数カウ
ントすることにより無効信号状態を検出し、ビツ
ト０によりクリアされる無効信号検出手段として
のシンクロナス４ビツトデイケード（10進）カウ
ント、９，１０はインバータ、１１はノアゲート
７からの検出信号とシンクロナス４ビツトデイケ
ードカウンタ８の検出信号とを受けて有効信号の
開始を検出する開始信号検出手段としてのナンド
ゲード、１２は４ビツトデイケードカウント８の
出力QD(e)が“１”になるとプリセツトされるＤ
形フリツプフロツプで、プリセツトされると出力
Ｑ(h)が“１”となり、プリセツト解除後、後述の
微分パルス出力(c)が入力クロツクCKに入力され
ると、その出力Ｑが“０”となる。１３はインバ
ータ１４を介して入力クロツクCLKに入力され
る基準クロツク信号CLKをカウントするシンク
ロナス４ビツトデイケードカウンタで、前記検出
手段７からの信号(c)に基づいて基準クロツク信号
CLKを所定数（出力QCを用いるためここでは
４）カウントする。１５はシンクロナス４ビツト
デイケードカウンタ１３からのカウンタ出力信号
QC(1)に同期して前記シリアル信号(b)を取込み、
同信号(b)デユーテイ比を１：１に波形成形すると
ともに前記Ｄ形フリツプフロツプ１２の出力Ｑが
“１”（出力Ｑが“０”）になるとプリセツトされ、
出力Ｑ(m)を“１”に固定出力するＤ形フリツプフ
ロツプ、１６はＤ形フリツプフロツプ１５から波
形成形されて出力されたシリアル信号(m)を処理
し、光送信器３から出力させるシンクロナスデー
タリンクコントローラ、１７は基準クロツク信号
CLKを10分周した信号CLK／10(d)を出力するデ
イケードカウンタである。
上記フリツプフロツプ５，６のクリア入力
CLRとプリセツト入力PR及びフリツプフロツプ
１２，１５のクリア入力CLRには、それぞれ＋
5Vの直流電源を接続し、これら各入力を殺して
いる。10分周したクロツク信号CLK／10はシン
クロナス４ビツトデイケードカウンタ８の入力ク
ロツクCLKに入力されており、クリア入力
CLEARが解除（ハイレベル）のときクロツク信
号CLK／10を８個カウントすると、出力QDが
“１”となる。
CLRとプリセツト入力PR及びフリツプフロツプ
１２，１５のクリア入力CLRには、それぞれ＋
5Vの直流電源を接続し、これら各入力を殺して
いる。10分周したクロツク信号CLK／10はシン
クロナス４ビツトデイケードカウンタ８の入力ク
ロツクCLKに入力されており、クリア入力
CLEARが解除（ハイレベル）のときクロツク信
号CLK／10を８個カウントすると、出力QDが
“１”となる。
次に、上記構成に基づいて作用を説明する。な
お、第３図に第２図の各部(a)〜(m)の信号波形を示
している。HDLCのデータリンク方式において
は、伝送しようとする任意のビツト列にブロツク
の切れ目を示すフラグシーケンス、アドレス情
報、制御情報を含むフレームと呼ばれるビツト列
を単位として伝送が行われている。その際、“０”
を挿入、除去（送信時、ビツト１が５個連続する
と次のビツトとの間に“０”を挿入し、フラグシ
ーケンスとの重なりを避け、受信時、送信時に挿
入された“０”を除去する）することにより、伝
送データの符号体系を束縛しないようにしてい
る。光受信器４から入力されるシリアル信号(b)
は、前述のとおり“１”のデータが５個連続する
と、自動的に“０”になるように、外部のコント
ローラ（図示せず）によつて制御されている。こ
のデータの１番最初の“０”がＪ−Ｋフリツプフ
ロツプ５のＪ入力に入力され、クロツク入力(a)の
立上りに同期して“０”が取り込まれ、ノアゲー
ト７からそのシリアル信号(b)の立下り時に同期し
て微分パルスが出力(c)される。４ビツトデイケー
ドカウント８のクリア入力CLEARには、シリア
ル信号(b)が入力されているが、通常のデータの受
信中は６個以上連続して“１”になることがない
ので、このタイミングにおける同カウント８の出
力QD(e)は必ず“０”になつている。一方、通常
のデータ受信が終了するとシリアル信号(b)はオー
ル“１”となり、基準クロツク信号CLKを10分
周した分周信号CLK／10の立上りに同期して８
個カウントすると出力QD(e)が“１”となり、Ｄ
形フリツプフロツプ１２はプリセツトされ、出力
Ｑ(h)は“１”となる。そして、前述したノアゲー
ト７から微分パルスが出力され、その出力(c)が
“１”の間のＤ形フリツプフロツプ１２の出力Ｑ
(h)が“１”となつてナンドゲート１１から“０”
の微分パルスが出力され、４ビツトデイケードカ
ウンタ１３はオール“０”がロードされる。この
ロードが完了した時点で、インバータ１４により
反転された基準クロツク信号(k)によつてシンクロ
ナス４ビツトデイケードカウンタ１３は10進のカ
ウント動作を開始し、カウント数が４になると出
力QC(1)“１”に立上る。そして、この立上り時
にシリアル信号(b)、すなわち、受信データをＤ形
フリツプフロツプ１５にセツトする。以後、シン
クロナス４ビツトデイケードカウンタ１３によ
り、そのカウント値が４になるとフリツプフロツ
プ１５へ受信データをセツトし、これを繰り返す
ことにより、Ｄ形フリツプフロツプ１５からデユ
ーテイ比が１：１に波形成形されたシリアル信号
(m)が得られる。
お、第３図に第２図の各部(a)〜(m)の信号波形を示
している。HDLCのデータリンク方式において
は、伝送しようとする任意のビツト列にブロツク
の切れ目を示すフラグシーケンス、アドレス情
報、制御情報を含むフレームと呼ばれるビツト列
を単位として伝送が行われている。その際、“０”
を挿入、除去（送信時、ビツト１が５個連続する
と次のビツトとの間に“０”を挿入し、フラグシ
ーケンスとの重なりを避け、受信時、送信時に挿
入された“０”を除去する）することにより、伝
送データの符号体系を束縛しないようにしてい
る。光受信器４から入力されるシリアル信号(b)
は、前述のとおり“１”のデータが５個連続する
と、自動的に“０”になるように、外部のコント
ローラ（図示せず）によつて制御されている。こ
のデータの１番最初の“０”がＪ−Ｋフリツプフ
ロツプ５のＪ入力に入力され、クロツク入力(a)の
立上りに同期して“０”が取り込まれ、ノアゲー
ト７からそのシリアル信号(b)の立下り時に同期し
て微分パルスが出力(c)される。４ビツトデイケー
ドカウント８のクリア入力CLEARには、シリア
ル信号(b)が入力されているが、通常のデータの受
信中は６個以上連続して“１”になることがない
ので、このタイミングにおける同カウント８の出
力QD(e)は必ず“０”になつている。一方、通常
のデータ受信が終了するとシリアル信号(b)はオー
ル“１”となり、基準クロツク信号CLKを10分
周した分周信号CLK／10の立上りに同期して８
個カウントすると出力QD(e)が“１”となり、Ｄ
形フリツプフロツプ１２はプリセツトされ、出力
Ｑ(h)は“１”となる。そして、前述したノアゲー
ト７から微分パルスが出力され、その出力(c)が
“１”の間のＤ形フリツプフロツプ１２の出力Ｑ
(h)が“１”となつてナンドゲート１１から“０”
の微分パルスが出力され、４ビツトデイケードカ
ウンタ１３はオール“０”がロードされる。この
ロードが完了した時点で、インバータ１４により
反転された基準クロツク信号(k)によつてシンクロ
ナス４ビツトデイケードカウンタ１３は10進のカ
ウント動作を開始し、カウント数が４になると出
力QC(1)“１”に立上る。そして、この立上り時
にシリアル信号(b)、すなわち、受信データをＤ形
フリツプフロツプ１５にセツトする。以後、シン
クロナス４ビツトデイケードカウンタ１３によ
り、そのカウント値が４になるとフリツプフロツ
プ１５へ受信データをセツトし、これを繰り返す
ことにより、Ｄ形フリツプフロツプ１５からデユ
ーテイ比が１：１に波形成形されたシリアル信号
(m)が得られる。
このようにして、伝送系によつて生じた±50％
以下（第３図のＸの範囲）の波形歪み（パルス巾
歪み）を持つたシリアル信号が入力されても前述
のように波形成形され、ループ状のデータリンク
制御においてもある局を切り離して使用するハー
ドウエア解列を行うことが可能となる。
以下（第３図のＸの範囲）の波形歪み（パルス巾
歪み）を持つたシリアル信号が入力されても前述
のように波形成形され、ループ状のデータリンク
制御においてもある局を切り離して使用するハー
ドウエア解列を行うことが可能となる。
なお、この発明は、上記第２図に示した回路構
成に限定されるものではなく、また、JISで規格
化されている通話手順のSDLC方式及び他の類似
したデータリンク制御についても適用可能であ
る。
成に限定されるものではなく、また、JISで規格
化されている通話手順のSDLC方式及び他の類似
したデータリンク制御についても適用可能であ
る。
［発明の効果］
以上説明したように、この発明によれば、受信
したシリアル信号の立上りまたは立下りを検出し
てカウント手段を動作させ、このカウント手段が
所定数カウントした時にシリアル信号を取り込ん
で波形成形するようにしたため、伝送系で蓄積さ
れた波形歪みを完全に補正できるという効果があ
り、ループ方式のデータリンク制御を行う場合、
中継器等に使用でき、しかもある局を切り離して
使用するハードウエア解列を行うことができると
いう効果がある。
したシリアル信号の立上りまたは立下りを検出し
てカウント手段を動作させ、このカウント手段が
所定数カウントした時にシリアル信号を取り込ん
で波形成形するようにしたため、伝送系で蓄積さ
れた波形歪みを完全に補正できるという効果があ
り、ループ方式のデータリンク制御を行う場合、
中継器等に使用でき、しかもある局を切り離して
使用するハードウエア解列を行うことができると
いう効果がある。
第１図は従来のハードウエア解列を行う様子を
示す図、第２図はこの発明の一実施例を示す基本
構成回路図、第３図は第２図に示す各部の信号波
形を示す図である。 ５……Ｊ−Ｋフリツプフロツプ、６，１２，１
５……Ｄ形フリツプフロツプ、７……ノアゲー
ト、（立下り検出手段）、８……シンクロナス４ビ
ツトデイケードカウンタ（無効信号検出手段）、
１１……ナンドゲート（開始信号検出手段）、１
３……シンクロナス４ビツトデイケードカウン
タ。
示す図、第２図はこの発明の一実施例を示す基本
構成回路図、第３図は第２図に示す各部の信号波
形を示す図である。 ５……Ｊ−Ｋフリツプフロツプ、６，１２，１
５……Ｄ形フリツプフロツプ、７……ノアゲー
ト、（立下り検出手段）、８……シンクロナス４ビ
ツトデイケードカウンタ（無効信号検出手段）、
１１……ナンドゲート（開始信号検出手段）、１
３……シンクロナス４ビツトデイケードカウン
タ。
Claims (1)
- １ ループ方式の伝送システムにおけるノード局
に備えられ、受信したシリアル信号のビツト１の
連続を所定数カウントすることにより無効信号状
態を検出し、ビツト０によりクリアされる無効信
号検出手段と、受信したシリアル信号のビツト１
から０への変化を検出する立下り検出手段と、上
記両検出手段の検出信号を受けて有効信号の開始
を検出する開始信号検出手段と、上記開始信号検
出手段からの信号入力により基準クロツクをカウ
ント開始し、所定のカウント値で上記シリアル信
号の読み取り信号を出力し、以下上記シリアル信
号の１ビツト信号長に相当する一定周期毎に上記
読み取り信号を繰り返し出力するカウント手段
と、上記カウント手段からの読み取り信号の入力
毎に受信した上記シリアル信号を読み取り、かつ
そのビツトの０，１に応じて所定周期の信号長の
波形成形されたシリアル信号を生成する波形成形
信号生成手段とを備えたことを特徴とする波形成
形装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182209A JPS6074853A (ja) | 1983-09-30 | 1983-09-30 | 波形成形装置 |
| DE19843435097 DE3435097A1 (de) | 1983-09-30 | 1984-09-25 | Schaltungsanordnung zum regenerieren von eingangsimpulsfolgen |
| SE8404850A SE458326B (sv) | 1983-09-30 | 1984-09-28 | Vaagformningsanordning |
| US06/655,455 US4675545A (en) | 1983-09-30 | 1984-09-28 | Wave shaping apparatus for eliminating pulse width distortion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182209A JPS6074853A (ja) | 1983-09-30 | 1983-09-30 | 波形成形装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6074853A JPS6074853A (ja) | 1985-04-27 |
| JPH0561828B2 true JPH0561828B2 (ja) | 1993-09-07 |
Family
ID=16114258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58182209A Granted JPS6074853A (ja) | 1983-09-30 | 1983-09-30 | 波形成形装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4675545A (ja) |
| JP (1) | JPS6074853A (ja) |
| DE (1) | DE3435097A1 (ja) |
| SE (1) | SE458326B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2629963B1 (fr) * | 1988-04-12 | 1991-03-15 | Trt Telecom Radio Electr | Dispositif de mesure et d'annulation de la distorsion biaise des signaux binaires du type ne comportant pas de composante spectrale a la frequence zero |
| JP3028841B2 (ja) * | 1990-09-28 | 2000-04-04 | 株式会社東芝 | Ｐｗｍ発生回路 |
| US5442310A (en) * | 1992-07-31 | 1995-08-15 | Intel Corporation | Circuitry and method for reset discrimination |
| US5541759A (en) * | 1995-05-09 | 1996-07-30 | Microsym Computers, Inc. | Single fiber transceiver and network |
| FR2738701A1 (fr) * | 1995-09-13 | 1997-03-14 | Trt Telecom Radio Electr | Systeme de transmission a sensibilite au bruit diminuee |
| FR2764135B1 (fr) * | 1997-05-30 | 1999-07-09 | Sgs Thomson Microelectronics | Procede et dispositif de filtrage d'un signal impulsionnel |
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