JPH04148352A - 複数プロセッサを備える情報処理装置におけるアドレス変換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 共通の仮想記憶方式の主記憶装置と、それぞれＴＬＢを
備えたアドレス変換機構を有する複数のプロセッサとが
バスで結合された情報処理装置におけるアドレス変換方
式に関し。

複数プロセンサのそれぞれのアドレス変換機構に設けら
れたＴＬＢを利用してアドレス変換を高速化できる複数
プロセッサを備える情報処理装置におけるアドレス変換
方式を提供することを目的とし 各プロセンサは、論理アドレスによりアドレス変換で対
応する物理アドレスがないと起動して他プロセ、サヘ変
換要求を送出する変換要求処理手段を備え、他プロセッ
サの変換要求処理手段は。

前記変換要求を受け取ると自装置のＴＬＢによる変換を
行って結果を要求元へ送出し、要求元プロセッサは前記
結果を受信すると、変換が成功した場合物理アドレスを
自装置のＴＬＢへ登録を行って主記憶装置へアクセスし
、変換が不成功の時主記憶装置内のアドレス変換テーブ
ルを検索してアドレス変換を行うよう構成する。

［産業上の利用分野］ 本発明は共通の仮想記憶方式の主記憶装置と。

それぞれＴＬＢを備えたアドレス変換機構を有する複数
のプロセッサとがバスで結合された情報処理装置におけ
るアドレス変換方式に関する。

近年、計夏機の記憶装置の技術において、実際の記憶装
置が持つ容量よりも大きい仮想的な記憶空間をもつ仮想
記憶が広く利用されている。この仮想記憶には、セグメ
ント、ページ等の論理アドレスを用いマアクセスが行わ
れ、これを実際の記憶装置のアドレス（実アドレスまた
は物理アドレス）に変換するためのアドレス変換機構が
用いられている。そのアドレス変換には、主記憶装置内
に記憶されたセグメント、ページのテーブルを索引して
行う機構と、一定量のアドレスについてＴＬ　Ｂ　（Ｔ
ｒａｎｓｌａｔｉｏｎ　Ｌｏｏｋａｓｉｄｅ　Ｂｕｆｆ
ｅｒ）と呼ばれる連想記憶による高速動作を行う機構が
用いられる。

一方、複数のプロセッサをバスにより結合して。

共通の主記憶装置を各プロセッサにより使用する情報処
理装置が知られている。そのような情報処理装置で仮想
記憶により記憶空間を広く利用する方式がとられる。

［従来の技術］ 第５図は従来例の説明図である。

第５図において、３０は人力論理アドレス、３１はセグ
メントテーブル起点レジスタ、３２はセグメントテーブ
ル、３３はページテーブル、３４は主記憶装置、３５は
Ｔ　Ｌ　Ｂ　（Ｔｒａｎｓｌａｔｉｏｎ　Ｌｏｏｋａｓ
ｉｄｅ　Ｂｕｆｆｅｒ）である。

この従来例では、論理アドレス（または仮想アドレス）
を３つの部分に分け１図の入力の論理アドレス３０に示
すように、セグメント（ＳＸで示す）、ページ（ＰＸで
示す）、ページ内の変位（ＤＸで示す）とで構成する。

このような論理アドレスを物理アドレス（または実アド
レス）に変換する場合、第５図に示すように、まず、セ
グメントテーブル起点レジスタ３１で示すセグメントテ
ーブル３２の起点アドレスＳＴＯから入力論理アドレス
３０のセグメントＳＸ番目のエントリーを読み出す、読
み出された内容は、特定の１つのページテーブル３３の
起点アドレスＰＴＯである。この起点アドレスＰＴＯか
ら入力論理アドレス３０内のページＰＸ番目の内容を読
み出すと、エントリー内のアドレスＲＡ（ページ番号の
アドレス）が読み出される。このアドレスＲＡに入力論
理アドレス３０の変位ＤＸを付加すると、最終的な主記
憶装置の物理アドレスが得られる。

このような変換が行われた場合、ＴＬＢ３５に。

この時の各情報、すなわちセグメントテーブル起点レジ
スタＳＴＯや、セグメントＳＸ、ページＰＸ及び変換に
より得られたアドレス（ＲＡ）が登録される。

ＴＬＢ３５にはこれらの情報が多数個登録され次に動的
変換を行う時、このＴＬＢ３５に、論理アドレスを入力
すると連想記憶機能により、それぞれの値が一致した場
合、変換アドレス（ＲＡ）が出力されるので高速象アド
レス変換が実現される。

このような仮想記憶方式は、複数のプロセンサ及び共通
の主記憶装置がバスにより結合した情報処理装置におい
ても適用することができる。その場合、各プロセッサに
それぞれＴＬＢを備えたアドレス変換機構を設けること
により主記憶装置へのアクセスを高速化できる。

［発明が解決しようとする課題］ 複数のプロセッサ及び共通の主記憶装置をバスにより結
合した情報処理装置において、各プロセッサにＴＬＢを
備えたアドレス変換機構を備えてＴＬＢに論理（仮想）
アドレスに対応する物理アドレスがあればそれを利用し
て、主記憶装置にアクセスすることにより高速化を図る
ことができる。

しかし、各プロセッサにおいて、ＴＬＢへの論理アドレ
ス入力に対して常に物理アドレスが得られない（ヒツト
しない）と、アドレス変換機構が主記憶装置内のアドレ
ス変換テーブル（従来例の第５図のセグメントテーブル
、ページテーブル）を索引して物理アドレスを獲得して
いた。この場合のアドレス変換は時間がかかるという問
題がある。

一方、ＴＬＢはハードウェアまたは経済的な制限から高
速の連想記憶装置を多量に用いることはできないためア
ドレス変換の高速化に限界が生じていた。

本発明は複数プロセッサのそれぞれのアドレス変換機構
に設けられたＴＬＢを利用してアドレス変換を高速化で
きる複数プロセフすを備える情報処理装置におけるアド
レス変換方式を提供することを目的とする。

［１！題を解決するための手段］ 第１図は本発明の原理構成図である。

第１図において、１はプロセッサユニット、ＩＯはプロ
セッサ、１１はＴＬＢを備えるアドレス変換機構、１２
は変換要求処理手段、１３は主記憶装置アクセス手段、
２はバス、３は共通の主記憶装置である。

本発明は各プロセッサにおいて自装置内のＴＬＢにより
物理アドレスが得られないと、他プロセッサに対して他
プロセッサが備えるＴＬＢを用いたアドレス変換を要求
し、その結果物理アドレスが得られると、その物理アド
レスを用いて主記憶装置へアクセスし、物理アドレスが
得られない時はアドレス変換テーブルによりアドレス変
換を行ってから、主記憶装置へアクセスするものである
。

このときのアドレス変換は、各ＣＰＵに具備してあって
よいし、主記憶装置内にあってもよい。

［作用］ プロセッサユニットｌ内のプロセッサ１０から主記憶装
置３に対する論理（仮想）アドレスを発生すると、アド
レス変換機構１１において、物理アドレスへの変換を行
う、この時、物理アドレスが得られると主記憶装置アク
セス手段１３からバスを介して主記憶装置３へ物理アド
レスと共に読み出しまたは書き込み等の要求が送られる
。

アドレス変換機構１１において、物理アドレスが得られ
ないと、プロセッサ１０ば変換要求処理手段１２を起動
して論理アドレスを供給する。変換要求処理手段１２は
、１つまたは全部のプロセッサに対しアドレス変換の要
求を論理アドレスを付してバス２へ送出する。

他のプロセッサユニット１はこの要求を、変換要求処理
手段１２で受け取ると、自装置のアドレス変換機構１１
に対し論理アドレスを供給して変換を実行する。このア
ドレス変換機構１１のＴＬＢから物理アドレスが得られ
ると、変換要求処理手段１２から要求元のプロセッサユ
ニット１へ送出する。要求元のプロセッサユニットはこ
れを変換要求処理手段１２で受け取ると、その物理アド
レスを用いて主記憶装置アクセス手段Ｉ３からアクセス
を行う。

もし、他プロセンサから物理アドレスが得られない場合
は、物理アドレスがないことを表す応答が通知される。

この場合（他プロセッサからの応答がない場合を含む）
、主記憶装置アクセス手段１３から論理アドレスにより
主記憶装置３にアクセスし、主記憶装置３のアドレス変
換テーブルを用いて物理アドレスを得て、その物理アド
レスを用いて主記憶装置へのアクセスが実行される。

［実施例］ 第２図は実施例の構成図、第３図は各コマンドの構成例
、第４図は各プロセッサユニットにおける処理フローで
ある。

第２図において、２０Ａは自プロセッサユニット、２０
Ｂは他プロセッサユニット、２１はプロセッサ、２２は
ＴＬＢ、２３はアドレス変換回路２４はバッファメモリ
、２５はインタフェース部２６はバス、２７は主記憶装
置、２８は変換テーブルである。

図の例では、プロセッサユニット２０として。

２ＯＡ、２０Ｂの２つが備えられている場合であるが、
その個数は任意の数設けることができる。

各プロセッサユニット２０Ａ、２０Ｂにおけるアドレス
変換のための処理フローを第４図を参照しながら説明す
る。

すなわち２自プロセッサユニツト２０Ａのプロセッサ２
１から、主記憶装置２７に対しオペランドまたは命令を
取り出すために論理アドレスが発生する（第４図の４０
）、アドレス変換回路２３は受け取った論理アドレスを
元にＴＬＢ２２の検索を行う（同４１）、ＴＬＢ２２に
論理アドレスに対応する物理アドレスがＴＬＢにある場
合は。

得られた物理アドレスを用いてインタフェース部２５を
介してバッファメモリ２４または主記憶装置２７にコマ
ンドによりアクセスする（４３）。

この時のコマンドのフォーマットは第３図に示され、Ａ
、は読み出しの場合のフォーマントで。

Ｂ、は書き込みの場合のフォーマットである。

このフォーマットで、ＩＤはコマンド発行元のプロセッ
サの識別番号２次はコマンドの指令（Ｒｅａｄ、Ｗｒｉ
ｔｅ）、次は物理アドレス、データは書き込み時のもの
である。

第３図Ｃ１は、読み出しコマンドに対する主記憶装置か
らの応答コマンドであり、ｒＤ、応答を表す符号（Ｒｅ
ｐｌｙ）、データである。

このアドレス変換の結果、ＴＬＢ２２内に対応する物理
アドレスがない場合は、アドレス変換回路２３は他プロ
セッサユニット２０Ｂに対して変換要求のコマンドをイ
ンタフェース部２５から送出する（同４２）、この時の
コマンドのフォーマットを、第３図のり、に示す。すな
わち発行元のＩｎ（Ｉｌｌｌ番別）　、　Ｔ　Ｌ　Ｂ　
　Ｒｅｑｕｅｓｔ、論理アドレス、セグメントテーブル
の起点アドレス（地利用者の仮想アドレスと区別する）
、及び多重仮想計算機の場合は、仮想計算機を識別する
番号（■ＭＩＤ）等を付加する。

このコマンドは、他プロセッサユニット２０Ｂのインタ
フェース部２５で受け取られ、変換要求コマンドである
ことを検出すると（同４４）、その内容はアドレス変換
回路２３に送られる。変換要求を受けた他プロセッサの
アドレス変換回路２３では、送られてきた論理アドレス
を元にＴＬＢ２２を用いて物理アドレスを検索しく同４
５）。

対応する物理アドレスがあると、その物理アドレスを含
む応答コマンドをインタフェース２５を介してバス２６
に送出する（同４６）。

この応答コマンドのフォーマットは、第３図のＥ、に示
される０図に示すように、１０．ＴＬＢ応答（Ｒｅｐｌ
ｙ）、物理アドレス等で構成される。

他プロセッサユニット２０ＢのＴＬＢ２２にも対応する
物理アドレスが無い場合は、そのアドレス変換回路２３
は、変換失敗を応答コマンド（図示せず）により通知す
る（同４７）。

変換要求元の自プロセッサユニット２０Ａのインタフェ
ース部２５は、自プロセッサユニットを表すＩＤにより
他プロセッサからの応答を受け取り、アドレス変換回路
２３に送る。アドレス変換回路２３は、送られてきた応
答を解読しく同４８）、物理アドレスであることが分か
ると、その物理アドレスを用いてバッファメモリをアク
セスするか主記憶装置２７にコマンド（第３図のＡ、）
によりアクセスする（同４３）、この場合、アドレス変
換回路２３は、ＴＬＢ２２に当該論理アドレスに対応す
る物理アドレスを登録する。

もし、他プロセッサユニット２０Ｂから変換失敗の通知
を受け取ると、主記憶装置２７上の変換テーブル２８に
より論理アドレスから物理アドレスへのアドレス変換を
行い（同４９）、ＴＬＢ２２へ変換したアドレスを登録
すると共に、バッファメモリまたは主記憶装置２７に対
し変換された物理アドレスを用いてアクセスを行う。

［発明の効果］ 本発明によれば複数プロセッサを備える情報処理装置に
おいて少量のハードウェアの付加によりアドレス変換を
高速で実現することができる。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２図は実施例の構成図
、第３図は各コマンドの構成例、第４図は各プロセッサ
ユニントにおける処理フロー、第５図は従来例の説明図
である。 第１図中。 １　：プロセンサユニント １０：プロセッサ １１ニアドレス変換機構 １２：変換要求処理手段 １３：主記憶装置アクセス手段 ２　：ハス ３　：主記憶装置

Claims (1)

1. 【特許請求の範囲】 共通の仮想記憶方式の主記憶装置と、それぞれＴＬＢを
   備えたアドレス変換機構を有する複数のプロセッサとが
   バスで結合された情報処理装置において、 各プロセッサは、論理アドレスによりアドレス変換で対
   応する物理アドレスがないと起動して他プロセッサへ変
   換要求を送出する変換要求処理手段を備え、 他プロセッサの変換要求処理手段は、前記変換要求を受
   け取ると自装置のＴＬＢによる変換を行って結果を要求
   元へ送出し、 要求元プロセッサは前記結果を受信すると、変換が成功
   した場合物理アドレスを自装置のＴＬＢへ登録を行って
   主記憶装置へアクセスし、変換が不成功の時主記憶装置
   内のアドレス変換テーブルを検索してアドレス変換を行
   うことを特徴とする複数プロセッサを備える情報処理装
   置におけるアドレス変換方式。