JPS6265151A - メモリ管理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は論理アドレスから物理アドレスに変換すること
によってページング方式による仮想記憶を実現できる高
機能なマイクロコンピュータシステムにおけるアクセス
保護機能を含むメモリ管理方式に係り、特に、アドレス
変換機構内部にページアクセス判定機構の一部を含める
ことによって主記憶装置のアクセスを高速に出来るメモ
リ管理方式に関する。

〔従　来　技　術〕

集積回路技術の進歩に伴い、パーソナルコンピュータ或
いはマイクロコンピュータ等が高機能化され、３２ビツ
トマイクロプロセツサが実用化されるようになってきた
。３２ビツトマイクロプロセツサにとって種々の周辺Ｌ
ＳＩの重要性が高まり。

中でもメモリ管理ユニフ−）　（ＭＭＵ）は特に重要で
ある。ＭＭＵは仮想記憶とメモリのアクセス保護機能等
のメモリ管理を実行するユニットである。

仮想記憶システムにおいては、動的アドレス変換機構に
よってギガ単位の仮想空間を利用できる。

仮想記憶の概念はすでに大型計算機において実現されて
いるもので、メモリ空間をページ単位、或いはページの
集まりであるセグメント単位に分割し、セグメント番号
９ページ番号、ページ内変位からなる論理アドレスを実
際の主記憶装置をアクセスする物理アドレスに動的に変
換し、変換されたアドレスが主記憶上にあるかどうかの
チェックを行いながら大規模なメモリ空間を実現するも
のである。即ち、大型計算機の動的アドレス変換機構は
、ＣＰＵ内のセグメント起点レジスタの内容と論理アド
レス内のセグメント番号を加えたアドレスからセグメン
トテーブルをひき、この内容であるページテーブル先頭
アドレスと前記論理アドレス内のページ番号を加えてで
きるアドレスでページテーブルをひき、求めるページの
最初のアドレスを求める。求められたページの最初のア
ドレスに論理アドレス内のページ内変位を加えて出来る
実アドレスが実際の記憶装置のアドレスとなる。

アクセスされたアドレスのページが主記憶装置内にある
場合は、前記実アドレスで主記憶装置をアクセスするが
、実行しようとするページがもしない場合には、主記憶
装置とディスク装置との間でページのスワンビッグを行
うようにしている。

この場合、スワフプアウトするべきページはＬＲＵアル
ゴリズム（リースト・リーセント・ユース）を用いて最
適量も使用されていないページの中からスワフプアウト
するものが選択されるようにしている。更に５大型計算
機においては、マルチプロセスの機能を持っており、複
数のユーザから１個の主記憶装置を共通にアクセスして
も時分割的に制御して、１人のユーザはただ一つの絶対
アドレス空間をアクセスするようにしている。複数のユ
ーザ領域が主記憶装置を共有する場合、それぞれの領域
は、お互いに異なった実アドレス空間を持つように実ア
ドレス空間から絶対アドレス空間に変換するプリフィッ
クス変換機構を有している。

３２ビツトマイクロコンピユータシステムにおいてもこ
のような大型計算機で利用されている仮想記憶機能とア
クセス保護機能を持たせるために。

ＭＭＵによるメモリ管理は、少なくともページングのア
ドレス変換機構とメモリの保護機能を持つように構成さ
れている。保護機能としては１例えば、ページ毎にその
ページがどのようにアクセスできるかを示す属性を変換
テーブルに持たせ、テーブルの各エントリには、２ビツ
トの保護ビットがあり、アクセスの形態を定義している
。例えば。

この２ビツトの保護ビットによってスーパーバイザーモ
ードとユーザモードそれぞれに対して主記憶装置のアク
セスが可能であるかどうかのチェックを実現している。

第２図（ａ）にアドレス変換機構とプリフィックス変換
及びページアクセス制御を含む従来のメモリ管理方式の
システム構成図を示す。中央演算装置ＣＰＵ１は論理ア
ドレスバス１０に少なくともページ番号、ページ内変位
を含む論理アドレスを出力する。又データバス１１が主
記憶装置２にデータを書き込む場合には、書き込みデー
タを出力し９主記憶装置２からデータを読出す場合には
読み出しデータを入力するため、リードライト用の制御
信号と共にＣＰＵＩに接続されている。また、複数のユ
ーザで主記憶装置２を共有してアクセスできるためにプ
リフィックス変換機構を実行するために、各ユーザの実
行するプロセスの管理情報が。

（Ｐｉ工ば、３ビツトのＣＰＵアクセスレベル信号トし
て信号線１２にＣＰＵＩから出力される。ＣＰＵ１から
出力される論理アドレス１０はアドレス変換機構ＡＴＢ
　（Ａｄｄｒｅｓｓ　Ｔａｂｌｅ　Ｂｌｏｃｋ　）に入
力され、物理アドレスとして物理アドレスバス２０１を
介して主記憶装置２のアドレス端子に入力している。前
記物理アドレス２０１は主記憶装置２へ転送されると同
時にリンク情報としてトライステートラッチ回路２０２
を介してＴ　Ｌ　Ｂ　（ＴａｂｌｅＬｉｎｋ　Ｂｌｏｃ
ｋ　）　ヘも入力される。ＴＬＢ３０においてはラッチ
回路２０２にセットされた物理アドレスの上位ビットを
入力して、前記上位ビットに対応するページが現在主記
憶装置２にあるかどうかのチェック及びそのページが主
記憶装置２内にあった場合にそのページに対するプロセ
スアイデンティフィケーシッン（ＰＩＤ）、即ちそのペ
ージのユーザ指定を示す管理情報を管理情報バス３０１
に出力する。また、ＡＴＢ２０から出力された物理アド
レスを含むページが主記憶装置２内にあった場合には、
物理アドレス２０１を複数のユーザによって区別する絶
対アドレスに変更するために各ユーザ領域の先頭番地を
示すアドレス上位ビットがＴＬＢ３０からトライステー
トバッファ３０２を介して主記憶装置２の上位アドレス
線に与えられる。チェック回路４０は前記ＴＬＢより出
力されるユーザ指定のＰＩＤを含む管理情報３０１を入
力し、更にＣＰＵＩよりＣＰＵＩがどのユーザレベルで
実行しているかを示すＣＰＵアクセスレベル信号１２を
入力し、物理アドレス２０１と同じ物理アドレスがＴＬ
Ｂ内にあった場合、その物理アドレスがＣＰＵＩが利用
しているユーザの物理アドレスかどうかのチェックを実
行する。チェックした結果、もし、物理アドレス２０１
が主記憶装置２内にあり、しかもそのアドレスがＣＰＵ
Ｉで利用しているユーザの領域である場合には、チェッ
ク回路４０の出力４０１がアクティブとなり、メモリア
クセス制御回路５０及びＣＰＵＩに働きかけ、ＣＰＵＩ
は主記憶装置２をアクセスして読出しまたは書き込みの
動作を実行させる。もし、ＣＰＵＩから出力された論理
アドレス１０がＡＴＢ２０によって物理アドレス２０１
に変更され、その物理アドレスが属するページがＴＬＢ
３０内にあってもそのページに対する管理情報がバス１
２にだされたアクセスレベル情報と異なる場合には、主
記憶装置２の絶対アドレス空間上ではページが異なるこ
とになる。この場合には、チェック回路４０の出力は、
メモリアクセス禁止指令を意味する信号となり、ＣＰＵ
Ｉは主記憶装置２をアクセスすることは出来ず、このと
き、ＴＬＢ３０において、物理アドレスが同じであるユ
ーザに関する管理情報をそのユーザ領域の先頭番地を指
す物理アドレス先頭情報をそれぞれチェック回路４０と
バッファ３０２に与えながら、ＡＴＢの出力である物理
アドレスの属するページをＴＬＢ３０内で探索すること
になる。探索した結果、物理アドレス２０１が属するペ
ージが主記憶装置２内に存在しなければ、ページフォー
ルトとして物理アドレス２０１が属するページを外部記
憶装置、即ちディスク装置から主記憶装置２に転送し、
必要性の低いページをディスク装置に転送する。いわゆ
るスワップ動作を実行することになる。このような従来
のＭＭＵにおける動作フローを第２図（ｂ）に示す。

第２図（ｂ）において、ＣＰＵＩが主記憶装置２である
メモリをアクセスするために８余理アドレス１０を出力
する。この論理アドレス１０はＡＴＢ２０への入力とな
る。ＡＴＢ２０では、前記論理アドレス１０を物理アド
レスに変換し、物理アドレスバス２０１に出力する。主
記憶装置２は、前記物理アドレス２０１が入力されても
、またそのリードライト動作は実行しない。物理アドレ
ス２０１の上位ビットは、リンク情報としてラッチ回路
２０２にセットされＴＬＢ３０をアクセスする。ＴＬＢ
３０は、リンク情報を入力すると、物理アドレス２０１
の対応するＰＩＤ管理情報を３０１に出力するとともに
、ユーザ領域の先頭を示すための上位ビットである物理
アドレス先頭情報をもバッファ３０２の方へ出力する。

そして。

チェック回路４０において、ＴＬＢ３０より出力された
管理情報と、ＣＰＵＩからのユーザ指定を示すアクセス
レベル信号１２とを比較し、メモリアクセスの適正判断
を行う。もし、アクセスが適正であれば、ＯＫ倍信号出
力線４０１に出され。

物理アドレス２０１及びＴＬＢ３０から出力される物理
アドレス先頭情報を主記憶装置２の絶対アドレスの上位
ビットとして与えてメモリのリードライトの動作を実行
しもとに戻る。

チェック回路４０において、ＴＬＢ３０からの管理情報
がＣＰＵのユーザ指定用のアクセスレベル信号と異なる
場合には、メモリアクセスを行うことはできず、ＴＬＢ
３０内に２０１上の物理アドレスが属するページがＴＬ
Ｂ内に更にあるかどうかのチェックを行う必要がある。

もし、ある場合には、ＡＴＢ２０からの出力を中止する
。そして、ＴＬＢ３０は物理アドレスが同じである次の
ユーザ領域の先頭を示すためのネクスト物理アドレス先
頭情報をバッファ３０２Φ方へ出力する。

ＡＴＢ２０では現在の物理アドレス２０１の代わりにＴ
ＬＢ３０から出力されるそれと等価なネクスト物理アド
レスを一度登録し、物理アドレスを巡回するように出力
して同様な動作をＴＬＢ３０に対して実行する。そして
ＴＬＢ３０内に２０１上に存在する物理アドレスが存在
しない場合には。

そのページはもはや主記憶装置２内に存在しないことを
示す。このとき、ページフォールトとなり。

ＭＭＵはＣＰＵＩへ該当ページのないことを通知し、Ｃ
ＰＵＩはメモリアクセスを中止して８例えばＬＲＵアル
ゴリズムに従ってページのスワツピングを実行する。

このように、第２図（ａ）に示すような従来のＭＭＵシ
ステムにおいては、ＣＰＵＩから出力された現在の論理
アドレスｌＯに対応する物理アドレス２０１がＡＴＢ２
０によって変換され、その物理アドレス２０１を用いて
ＴＬＢ３０をアクセスし。

出力された管理情報３０１を用いてユーザ指定のチェッ
クを行っている。そのため、ＣＰＵＩより出力された論
理アドレス１０が属するページが主記憶装置２にあって
、しかもそのページが確かにＣＰＵＩが実行しているユ
ーザ指定になっている場合であっても、ＲＡＭより構成
されるＡＴＢ２０及びＴＬＢ３０から成る２段のメモリ
を介してＰＩＤチェックを行っているために、主記憶装
置２へのアクセスが実行的に遅くなるという欠点を有し
ていた。すなわち、従来方法に従うと、ＡＴＢ２０より
出力された物理アドレス２０１は。

たとえユーザ指定が同一であっても主記憶装置２を即座
にアクセスすることができず、ＴＬＢ３０から出力され
る管理情報３０１をチェック回路４０に入力して始めて
アクセスが可能となる。従って、物理アドレスが同じで
あってユーザが異なる場合あるいはページフォールト以
外の定常状態においては、従来方法では、アドレス変換
が実行的に遅くなるという欠点を有していた。

〔発明の目的〕

本発明はこのような従来のＭＭＵの欠点を除去し、ＡＴ
Ｂ内に現在の論理アドレスに対する管理情報を出力する
機構を設けることによって同じユーザが同じページをア
クセスしている場合には。

前記論理アドレスから変換されてできる物理アドレスを
使ってＴＬＢから出力される管理情報を無視して即座に
主記憶装置をアクセスすることができるメモリ管理方式
を提供する・ （発明の要点〕 本発明は上記目的を達成するために、中央演算装置（１
）と前記中央演算装置（１）から出力される論理アドレ
ス（１０）を物理アドレス（２０１）に変換すると同時
に変換された前記物理アドレス（２０１）に関する現在
のユーザに関する現管理情報（３０６）を同時に出力す
る第１のメモリ管理機構（２０）と、前記変換された物
理アドレス（２０１）をリンク情報として入力し前記物
理アドレス（２０１）が含まれるページが主記憶装置（
２）内に存在する場合には少なくとも前記物理アドレス
（２０１）からユーザ領域の指定を含む絶対アドレスに
変換するための情報及び前記物理アドレス（２０１）に
関する次のユーザに関する次管理情報（３０５）を出力
する機構。

及び前記物理アドレス（２０１）が含まれるページが主
記憶装置（２）内に存在するかどうかを検出する機構を
少なくとも含む第２のメモリ管理機構（３０）と、前記
第１のメモリ管理機構（２０）の前記現管理情報（３０
６）及び前記第２のメモリ管理機構（３０）の前記次管
理情報（３０５）を選択的に入力し前記現管理情報（３
０６）及び次管理情報（３０５）と前記中央演算装置（
１）から出力されるユーザ指定用のアクセスレベル信号
（１２）とを比較する比較手段（４０）とを有し、前記
中央演算装置（１）から出力された現在の論理アドレス
（１０）に対応する物理アドレス（２０１）が属するペ
ージを同一プロセス上でアクセスしている間は、前記第
２のメモリ管理機構（３０）の動作を無視して、現在の
前記物理アドレス（２０１）で即座に主記憶装置（２）
をアクセスし、前記第１のメモリ管理機構（２０）から
出力される現在の管理情報（２０２）が同一プロセスで
ない場合には、前記リンク情報を入力する前記第２のメ
モリ管理機構（３０）から出力される次管理情報（３０
５）に基づいて物理アドレス（２０１）から絶対アドレ
スに変換することを特徴とするメモリ管理方式を提供す
ることにより達成される。

〔実　　施　　例〕

次に本発明の実施例を図面を参照して説明する。

第１図（ａ）は本発明のメモリ管理方式に基づくＭＭＵ
の構成を示すブロック図である。

中央演算装置ＣＰＵＩは論理アドレスバス１０に少なく
ともページ番号、ページ内変位を含む論理アドレスを出
力する。又データバス１１が、主記憶装置２にデータを
書き込む場合には、書き込みデータを出力し、主記憶装
置２からデータを読出す場合には読出しデータを入力す
るため、リードライト用の制御信号と共にＣＰＵＩに接
続されている。また、複数のユーザで主記憶装置２を共
存してアクセスできるようにプリフィックス変換機構を
実行するために、ＣＰＵＩから各ユーザの実行するプロ
セスの管理情報が２例えば、３ビツトのＣＰＵアクセス
レベル信号として信号線１２にＣＰＵＩから出力される
。ｃ？ｕ１から出力される論理アドレス１０はアドレス
変換機構ＡＴＢ（Ａｄｄｒｅｓｓ　Ｔａｂｌｅ　Ｂｌｏ
ｃｋ　）　　２０に入力され、物理アドレスとして物理
アドレスバス２０１を介して主記憶装置２のアドレス入
力となる。本発明では。

このＡＴＢ２０内部にページアクセス判定機構の一部を
含め、変換された現在の物理アドレス２０１に対する現
在のユーザ指定を示す管理情報ＰＩＤ２０２をＴＬＢ３
０を介さずに直接ＡＴＢ２０より出力し、チェック回路
４０に入力している。前記物理アドレス２０１は主記憶
装置２へ転送されると同時にリンク情報としてトライス
ティト回路２０２を介してＴ　Ｌ　Ｂ　（Ｔａｂｌｅ　
Ｌｉｎｋ　Ｂｌｏｃｋ）へも入力される。ＴＬＢ３０に
おいてはラッチ回路２０２にセットされた物理アドレス
の上位ビットを入力して、前記上位ビットに対応するペ
ージが現在主記憶装置２にあるかどうかのチェック及び
そのページが主記憶装置２内にあった場合に。

その物理アドレス２０１と同じ物理アドレスをもつ次の
ユーザの指定を示す次ユーザ管理情報を次ユーザ管理情
報バス３０３に出力する。そして前記次ユーザ管理情報
３０３はトライステートラッ千回路３０４を介して次管
理情報３０５のバスに出力される。また、ＡＴＢ２０か
ら出力された物理アドレス　２０１を含むページが主記
憶装置２内にあった場合には、物理アドレス２０１を複
数のユーザによって区別する絶対アドレスに変更するた
めに、ユーザ領域の先頭番地を示すアドレス上位ビット
すなわち物理アドレス先頭情報がＴＬＢ３０からトライ
スティトバッファ３０２′を介して主記憶装置２の上位
アドレス線に与えられる。

チェック回路４０は前記ＡＴＢ２０と前記ＴＬＢ３０よ
りそれぞれ出力される現ユーザ指定及び次ユーザが指定
のプロセスアイデンティフリケーション（ＰＩＤ）を含
む現管理情報３０６および次管理情報３０５を選択的に
入力し、更にＣＰＵＩよりＣＰＵＩがどのユーザレベル
で実行しているかを示すＣＰＵアクセスレベル信号１２
を入力し。

その物理アドレス２０１がＣＰＵ１が利用しているユー
ザの物理アドレスかどうかのチェックを実行する。チェ
ックした結果、もし、物理アドレス２０１が主記憶装置
２内にあり、しかも前記ＡＴＢ２０から出力される現ユ
ーザ指定の現管理情報３０６と前記ユーザレベル信号１
２が一致し、そのアドレスがＣＰＵ１より利用している
ユーザの領域である場合には、チェック回路４０の出力
４０１が即座にアクティブとなる。すなわち、ＡＴＢ２
０だけの１段のＲＡＭに関するリードサイクルの速度で
主記憶装置２をアクセスできる。チェック回路４０の出
力は、メモリアクセス制御回路５０及びＣＰＵ　１に働
きかけ、ＣＰＵＩは主記憶装置２をアクセスし、読出し
書き込みの動作を実行させる。もし、ＣＰＵＩから出力
された論理アドレス１０がＡＴＢ２０によって物理アド
レス２０１に変更される現時点で、その物理アドレスが
属するページがＴＬＢ３０内にあってもそのページに対
するＡＴＢ２０からの現ユーザ指定の現管理情報３０６
がＣＰＵＩからバス１２にだされたアクセスレベル情報
と異なる場合には、主記憶装置２の絶対アドレス空間上
ではページが異なることになる。この場合には、チェッ
ク回路４０の出力は、メモリアクセス禁止指令を意味す
る信号となり、ＣＰＵＩは主記憶装置２をアクセスする
ことは出来ず、このときは、従来と同様にＴＬＢ３０に
おいて、ＡＴＢの出力である物理アドレスの冗するペー
ジを探索することになる。すなわち。

次ユーザに関する次管理情報とその次ユーザのメモリ領
域の先頭番地を指すネタストアドレス先頭情報をそれぞ
れチェック回路４０とスリーステートラッチ３０２′に
与えながら探索する。探索した結果、物理アドレス２０
１が属するページが主記憶装置２内に存在しなければ、
ページフォールトとして物理アドレス２０１が属するペ
ージを外部記憶装置、即ちディスク装置と主記憶装置２
間でスワップ動作を実行することになる。

このような本発明ののＭＭＵにおける動作フローを第１
図（ｂｌに示す。

第１図（ｂ）において、ＣＰＵＩが主記憶装置であるメ
モリをアクセスするために論理アドレス１０を出力する
。この論理アドレス１０はＡＴＢ　２０への入力となる
。ＡＴＢ２０では、前記論理アドレス１０を物理アドレ
スに変換し、物理アドレスバス２０１に出力する。それ
とともに、ＡＴＢ２０から変換された現在の物理アドレ
ス２０１に対する現在のユーザ指定を示す現管理情報３
０６が出力される。メモリ２には、前記物理アドレス２
０１が一部として入力されるが、まだメモリのリードラ
イトは実行されない。物理アドレス２０１の上位アドレ
スは、リンク情報としてランチ回路２０２にセットされ
ＴＬＢ３０をアクセスする。ＴＬＢ３０は、リンク情報
を入力すると。

物理アドレス２０１の対応する次のユーザに関する次管
理情報３０５を出力する。それとともに物理アドレスバ
ス２０１上の物理アドレスと同じ物理アドレスでユーザ
指定が異なる場合に、このネクスト物理アドレス先頭情
報をも出力する。チェック回路４０において、まず、Ａ
ＴＢ２０から出力された現管理情報３０６とＣＰＵＩか
らのユーザ指定を示すアクセスレベル信号１２とをＴＬ
Ｂ３０を介さずに比較し、メモリアクセスの適正判断を
行う。もし、アクセスが適正であれば、　ＯＫ倍信号出
力線４０１に出され、物理アドレス２０１及びＡＴＢ２
０またはＴＬＢ３０から出力される現ユーザ領域の先頭
を示すアドレス上位ビットを主犯憶装Ｗ２のアドレス端
子に与え、メモリのリードライトの動作を実行しもとに
戻る。もし、現ユーザ領域の先頭番地をＴＬＢ３０では
なくＡＴＢ　２０から限度に出力するようにすれば。

バス２０１は物理アドレスではなく絶対アドレスと考え
られる。チェック回路４０において、　ＡＴＢ２０から
の現管理情報２０２がＣＰＵＩの現ユーザのアクセスレ
ベル信号１２と異なる場合には。

メモリアクセスは行うことができず、そのとき始めて、
ＴＬＢ３０を用いて、物理アドレスバス２０１上の物理
アドレスが属するページがＴＬＢ３０内にあるかどうか
のチェックを行う必要がある。もし、ある場合には、Ａ
ＴＢ２０からの出力を中止する。そして、ＴＬＢ３０は
物理アドレスが同じである次のユーザ領域の先頭を示す
ためのネクスト物理アドレス先頭情報をバッファ３０２
へ出力する。さらに、その次のユーザに関する次管理情
報を３０３に出力し、それをスリースティトラッチ回路
３０４がラッチする。ＡＴＢ２０では現在の物理アドレ
ス２０１の代わりにＴＬＢ３０から出力されるそれと等
価なネクスト物理アドレスとともに前記次管理情報を登
録し、同様な動作をＴＬＢ３０に対して実行する。この
場合。

前記等価なネクスト物理アドレスではなくそれに次ユー
ザ領域の先頭番地を上位ビットとして含めたネクスト絶
対アドレスを登録してもよい。そしてＴＬＢ３０内にも
物理アドレスバス２０１上のアドレスが存在しない場合
には、そのページはもはや主記憶装置２内には、存在し
ないことを示す。

このとき、ページフォールトとなり、ＭＭＵは。

ＣＰＵへ該当ページの無いことを通知し、ＣＰＵ１はメ
モリアクセスを中止して１例えばＬＲＵアルゴリズムに
従ってページのスワツピングを実行する。

本発明では以上のべたように、ＣＰＵＩより出力される
論理アドレス１０がＡＴＢ　２０に入力され、物理アド
レス２０１に変換されると同時に。

論理アドレス１０から現在主記憶装置２内にあるページ
で前記論理アドレス１０が属するページと同じページで
、しかも、ｃｐｕｉを利用しているユーザのＰＩＤと一
致する確率の最も高いメモリ・管理情報を出力線２０２
に出力し、この現管理情報３０６をチェ・７り回路４０
に入力し、ＰＩＤの位置を即座に検査するようにしてい
る。従って。

本発明ではＣＰＵＩが現在アクセスしているページ内を
常にアクセスしている定常状態においては。

主記憶装置２の前記論理アドレス１０が属しているペー
ジは存在するので論理アドレス１０から物理アドレス２
０１に変換すると同時に、その論理アドレスに対する現
管理情報３０６が出力され。

ＣＰＵＩから出力されるアクセスレベル信号１２とチェ
７り回路４０で即座に一致がとれる。従って１本発明で
は、主記憶装置２のリードライト動作をＴＬＢ３０の動
作を無視して実行されることになる。ＣＰＵＩから出力
される論理アドレス１０が常に同じページをアクセスす
る場合には。

このように主記憶装置２のリードライトを高速に実行さ
れるが、ＣＰＵＩが出力する論理アドレス１０が他のペ
ージ例えばジャンプ命令等によって違うページをアクセ
スした場合にはジャンプ先の論理アドレス　１０がＣＰ
Ｕ１より出力される。

このような場合には、従来と同様にＴＬＢ３０を介して
管理情報のチェックを行う必要がある。即ち、変換され
て出来る物理アドレス２０１を用いてＴＬＢ３０をアク
セスし、ＴＬＢ３０からネクスト物理アドレス先頭情報
と９次管理情報を出力する。即ち、物理アドレス２０１
が属するページと同じページの次のＰＩＤを出力し、チ
ェック回路４０に入れる。そして、ＣＰＵＩから出力さ
れるアクセスレベル信号１２と一致を調べる。ＴＬＢ３
０にＣＰＵＩが出力した論理アドレス１０に対応する物
理アドレスがあり、従って、主記憶装置上にそのページ
が存在している場合に、ＴＬＢ内には次候補があること
を示している。従って。

次候補がある場合には、ＡＴＢ２０の出力を中止し、前
記次管理情報に対応するネクスト物理アドレス先頭情報
をランチ回路３０２′にセットし。

前記次管理情報をラッチ回路３０４にセントする。

前記次管理情報を用いてチェック回路４０でＰＩＤのチ
ェックを再び行う。それと同時にネクスト物理アドレス
と次管理情報をＡＴＢ２０に登録する。そして再び同様
な繰り返しを実行する。もしＴＬＢ３０内に次候補がな
い場合にはページフォールトとなってＣＰＵＩはメモリ
２のアクセスを中止しディスク装置より該当するページ
をもってくることになる。

〔発明の効果〕

本発明はこのように論理アドレスから物理アドレスに変
換するＡＴＢ機構内に論理アドレスとユーザ指定用の管
理情報との対応関係をテーブルとして格納し、ＣＰＵが
同一ページをアクセスしている間は、現在アクセスして
いるページが同一ユーザであることを即座に判定し、メ
モリアクセスの速度を向上させて、システムのスループ
ットを上げる効果を生じる。

【図面の簡単な説明】

第１図ｆａｔは本発明のメモリ管理方式に基づくＭＭＵ
の構成を示すブロック図。 第１図（ｂｌはその本発明方式の動作フローを示す図。 第２図（ａ）は従来のメモリ管理方式に基づ＜ＭＭＵの
構成を示すブロック図。 第２図（ｂ）はその従来方式の動作フローを示す図であ
る。 ■・・・ｃｐｕ。 ２・・・主記憶装置（メモリ）。 １０・・・論理アドレス。 １１・・・データバスおよび制御バス。 １２・・・ＣＰＬＩアクセスレベル信号。 ２０・・・ＡＴＢ。 ３０・・・ＴＬＢ。 ５０・・・メモリアクセス制御回路。 ２０２．３０２’、３０４ ・・・スリースティトラッチ回路。 ３０１・・・管理情報バス。 ３０２・・・スリースティトバッファ回路。 ３０５・・・次管理情報バス。 ３０６・・・現管理情報バス。

Claims (1)

1. 【特許請求の範囲】 １）論理アドレスを出力する中央演算装置（１）と、論
   理アドレスを物理アドレスに変換しかつ中央演算装置（
   １）が同一ユーザ、同一ページを実行している場合には
   、現管理情報（３０６）を出力しつづける第１のメモリ
   管理機構（２０）と、中央演算装置（１）が同一ユーザ
   、同一ページを実行していないときには少なくとも次管
   理情報を出力する第２のメモリ管理機構（３０）とを有
   することを特徴とするメモリ管理方式。 ２）中央演算装置（１）と前記中央演算装置（１）から
   出力される論理アドレス（１０）を物理アドレス（２０
   １）に変換すると同時に変換された前記物理アドレス（
   ２０１）に関する現在のユーザに関する現管理情報（３
   ０６）を同時に出力する第１のメモリ管理機構（２０）
   と、前記変換された物理アドレス（２０１）をリンク情
   報として入力し前記物理アドレス（２０１）が含まれる
   ページが主記憶装置（２）内に存在する場合には少なく
   とも前記物理アドレス（２０１）からユーザ領域の指定
   を含む絶対アドレスに変換するための情報及び前記物理
   アドレス（２０１）に関する次のユーザに関する次管理
   情報（３０５）を出力する機構、及び前記物理アドレス
   （２０１）が含まれるページが主記憶装置（２）内に存
   在するかどうかを検出する機構を少なくとも含む第２の
   メモリ管理機構（３０）と、前記第１のメモリ管理機構
   （２０）の前記現管理情報（３０６）及び前記第２のメ
   モリ管理機構（３０）の前記次管理情報（３０５）を選
   択的に入力し前記現管理情報（３０６）及び次管理情報
   （３０５）と前記中央演算装置（１）から出力されるユ
   ーザ指定用のアクセスレベル信号（１２）とを比較する
   比較手段（４０）とを有し、前記中央演算装置（１）か
   ら出力された現在の論理アドレス（１０）に対応する物
   理アドレス（２０１）が属するページを同一プロセス上
   でアクセスしている間は、前記第２のメモリ管理機構（
   ３０）の動作を無視して、現在の前記物理アドレス（２
   ０１）で即座に主記憶装置（２）をアクセスし、前記第
   １のメモリ管理機構（２０）から出力される現在の管理
   情報 （３０６）が同一プロセスでない場合には、前記リンク
   情報を入力する前記第２のメモリ管理機構（３０）から
   出力される次管理情報（３０５）に基づいて物理アドレ
   ス（２０１）から絶対アドレスに変換することを特徴と
   するメモリ管理方式。 ３）前記第１のメモリ管理機構（２０）から出力される
   現管理情報（３０６）と前記中央演算装置（１）から出
   力されるプロセスレベル（１２）とを前記比較手段で最
   初に比較し、一致した場合には、前記第１のメモリ管理
   機構（２０）から出力される絶対アドレス（２０１）で
   即座に主記憶装置のアクセスを実行し、一致しない場合
   には変換されてできる物理アドレス（２０１）をリンク
   情報として前記第２のメモリ管理機構（３０）をアクセ
   スして前記物理アドレス（２０１）に関する次の次管理
   情報（３０５）を出力し、前記次管理情報（３０５）と
   前記中央演算装置（１）から出力されるプロセスレベル
   信号（１２）を前記比較手段（４０）で比較することを
   くり返し実行して前記第２のメモリ管理機構（３０）を
   介して物理アドレス（２０１）からユーザ指定を含む絶
   対アドレスに変換することを特徴とする特許請求の範囲
   第２項記載のメモリ管理機構。 ４）前記第１のメモリ管理機構はＡＴＢからなることを
   特徴とする特許請求の範囲第２項記載のメモリ管理機構
   。 ５）前記第２のメモリ管理機構はＴＬＢからなることを
   特徴とする特許請求の範囲第２項記載のメモリ管理機構
   。 ６）前記第１のメモリ管理機構（２０）から出力される
   現管理情報と中央演算装置（１）から出力されるアクセ
   スレベル信号（１２）が一致しない場合でかつ前記第２
   のメモリ管理機構（３０）から次管理情報（３０５）が
   出力される場合には、前記次管理情報（３０５）と前記
   第２のメモリ管理機構（３０）から出力されるネクスト
   物理アドレスとを前記第１のメモリ管理機構（２０）に
   登録することを特徴とする特許請求の範囲第２項記載の
   メモリ管理機構。 ７）前記第１のメモリ管理機構（２０）に登録された前
   記ネクスト物理アドレスを次のリンク情報として前記第
   ２のメモリ管理機構（３０）に入力し、次のユーザに関
   する次管理情報（３０５）及び絶対アドレスに変換する
   ためのネクスト物理アドレス先頭情報を出力することを
   特徴とする特許請求の範囲第６項記載のメモリ管理機構
   。 ８）前記第２のメモリ管理機構において、前記物理アド
   レスが属するページが主記憶上にないことが判定された
   場合に、ページフォルトの制御を実行し、外部記憶装置
   上のアクセスしようとする新ページと主記憶上の古いペ
   ージとをスワッピングすることを特徴とする特許請求の
   範囲第７項記載のメモリ管理機構。