JPH04149643A - プロセッサ - Google Patents
プロセッサInfo
- Publication number
- JPH04149643A JPH04149643A JP2271161A JP27116190A JPH04149643A JP H04149643 A JPH04149643 A JP H04149643A JP 2271161 A JP2271161 A JP 2271161A JP 27116190 A JP27116190 A JP 27116190A JP H04149643 A JPH04149643 A JP H04149643A
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- Japan
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- register
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- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、外部メモリと誤り訂正フード（以下「ＥＣ
Ｃ」という）付きデータの授受を行うプロセッサに関す
るものである。
Ｃ」という）付きデータの授受を行うプロセッサに関す
るものである。
ＥＣＣ付きデータの授受を行う従来のプロセッサとデー
タおよびＥＣＣを記憶する外部メモリとのブロック図を
第２図に示す。第２図において、２１はプロセッサ、２
２は外部データ入出力端子、２３は外部ＥＣＣ出力端子
、２４は外部ＥＣＣ入力端子、２５はＥＣＣ回路、２６
はデータレジスタ、２７は演算器、２１１は外部メモリ
、２＋２は外部メモリデータ記憶部、２１３は外部メモ
リＥＣＣ記憶部である。
タおよびＥＣＣを記憶する外部メモリとのブロック図を
第２図に示す。第２図において、２１はプロセッサ、２
２は外部データ入出力端子、２３は外部ＥＣＣ出力端子
、２４は外部ＥＣＣ入力端子、２５はＥＣＣ回路、２６
はデータレジスタ、２７は演算器、２１１は外部メモリ
、２＋２は外部メモリデータ記憶部、２１３は外部メモ
リＥＣＣ記憶部である。
以上のように構成された従来のプロセッサ２１では、外
部メモリデータ記憶部２１２のテストを行うことができ
る。
部メモリデータ記憶部２１２のテストを行うことができ
る。
しかしながら上記従来の構成では、プロセッサ２１によ
り外部メモリＥＣＣ記憶部２１３をテストすることがで
きなかった。また、プロセッサ２１自体で内部のＥＣＣ
回路２５をテストすることもできなかった。このため、
プロセッサを多数使用する並列計算機などではシステム
全体のテストを並列して行うことかできず、長時間を要
していた。さらに、実装状態でテストを行うためにはテ
スト用に部品を実装しなければならないため実装面積を
広げていた。
り外部メモリＥＣＣ記憶部２１３をテストすることがで
きなかった。また、プロセッサ２１自体で内部のＥＣＣ
回路２５をテストすることもできなかった。このため、
プロセッサを多数使用する並列計算機などではシステム
全体のテストを並列して行うことかできず、長時間を要
していた。さらに、実装状態でテストを行うためにはテ
スト用に部品を実装しなければならないため実装面積を
広げていた。
この発明の目的は、短時間でしかも実装面積を広げずに
、外部メモリＥＣＣ記憶部およびプロセッサ内部のＥＣ
Ｃ回路をテストすることかできるプロセッサを提供する
ことである。
、外部メモリＥＣＣ記憶部およびプロセッサ内部のＥＣ
Ｃ回路をテストすることかできるプロセッサを提供する
ことである。
この発明のプロセッサは、データの送出時に誤り訂正コ
ードを付加し受け時に誤り訂正コードによるデータの検
査訂正を行うＥＣＣ回路と、複数のデータレジスタと、
複数のデータレジスタに接続するレジスタと、複数のデ
ータレジスタおよびレジスタに接続し複数のデータレジ
スタのうち１つのデータレジスタの値と他のデータレジ
スタの値とを比較するとともに複数のデータレジスタの
うち１つのデータレジスタの値とレジスタの値とを比較
する比較器と、第１．第２および第３のセレクタと、Ｅ
ＣＣ回路、複数のデータレジスタレジスタ、比較器、第
１．第２および第３のセレクタを制御する制御部と、外
部メモリのデータ記憶部と接続する外部データ入出力端
子と、外部メモリの誤り訂正コード記憶部と接続する外
部ＥＣＣ出力端子および外部ＥＣＣ入力端子とを備えて
いる。
ードを付加し受け時に誤り訂正コードによるデータの検
査訂正を行うＥＣＣ回路と、複数のデータレジスタと、
複数のデータレジスタに接続するレジスタと、複数のデ
ータレジスタおよびレジスタに接続し複数のデータレジ
スタのうち１つのデータレジスタの値と他のデータレジ
スタの値とを比較するとともに複数のデータレジスタの
うち１つのデータレジスタの値とレジスタの値とを比較
する比較器と、第１．第２および第３のセレクタと、Ｅ
ＣＣ回路、複数のデータレジスタレジスタ、比較器、第
１．第２および第３のセレクタを制御する制御部と、外
部メモリのデータ記憶部と接続する外部データ入出力端
子と、外部メモリの誤り訂正コード記憶部と接続する外
部ＥＣＣ出力端子および外部ＥＣＣ入力端子とを備えて
いる。
そして、第１のセレクタの入力にＥＣＣ回路のＥＣＣ出
力とレジスタの出力とを接続し、第１のセレクタの出力
を外部ＥＣＣ出力端子に接続し、第２のセレクタの入力
にＥＣＣ回路のＥＣＣ出力と外部ＥＣＣ入力端子とを接
続し、第２のセレクタの出力をレジスタの入力に接続し
、第３のセレクタの人力にレジスタの出力と外部ＥＣＣ
入力端子とを接続し、第３のセレクタの出力をＥＣＣ回
路のＥＣＣ入力に接続している。
力とレジスタの出力とを接続し、第１のセレクタの出力
を外部ＥＣＣ出力端子に接続し、第２のセレクタの入力
にＥＣＣ回路のＥＣＣ出力と外部ＥＣＣ入力端子とを接
続し、第２のセレクタの出力をレジスタの入力に接続し
、第３のセレクタの人力にレジスタの出力と外部ＥＣＣ
入力端子とを接続し、第３のセレクタの出力をＥＣＣ回
路のＥＣＣ入力に接続している。
この発明の構成によれば、データレジスタからレジスタ
にある値を設定し、第１のセレクタの出力にレジスタを
選択し、レジスタの値を外部メモリＥＣＣ記憶部に書き
込む。その後、第２のセレクタの出力に外部ＥＣＣ入力
端子を選択し、外部メモリ読みだし時に外部メモリＥＣ
Ｃ記憶部に記憶されていた値をレジスタに読み込む。そ
して、レジスタに書き込んだ値すなわちデータレジスタ
の値と、「ジスタに読み込んだ値とを比較器で比較する
ことにより、外部メモリＥＣＣ記憶部のテストを行うこ
とかできる。
にある値を設定し、第１のセレクタの出力にレジスタを
選択し、レジスタの値を外部メモリＥＣＣ記憶部に書き
込む。その後、第２のセレクタの出力に外部ＥＣＣ入力
端子を選択し、外部メモリ読みだし時に外部メモリＥＣ
Ｃ記憶部に記憶されていた値をレジスタに読み込む。そ
して、レジスタに書き込んだ値すなわちデータレジスタ
の値と、「ジスタに読み込んだ値とを比較器で比較する
ことにより、外部メモリＥＣＣ記憶部のテストを行うこ
とかできる。
また、第２のセレクタの出力にＥＣＣ回路のＥＣＣ出力
を選択し、外部メモリにデータを書き込むときに、ＥＣ
Ｃ回路か出力するＥＣＣをレジスタに読み込む。レジス
タに読み込まれた値と、データレジスタ内の期待値とを
比較器で比較することにより、ＥＣＣ回路てのＥＣＣの
付加か正常に行われているかとうかのテストを行うこと
かできる。
を選択し、外部メモリにデータを書き込むときに、ＥＣ
Ｃ回路か出力するＥＣＣをレジスタに読み込む。レジス
タに読み込まれた値と、データレジスタ内の期待値とを
比較器で比較することにより、ＥＣＣ回路てのＥＣＣの
付加か正常に行われているかとうかのテストを行うこと
かできる。
さらに、データレジスタの値をレジスタに設定し、第３
のセレクタの出力にレジスタを選択し、外部メモリから
データを読み込むときに、レジスタの値をＥＣＣとして
ＥＣＣ回路に入力する。データレジスタに読み込んだデ
ータの値と他のデータレジスタ内の期待値とを比較器で
比較することにより、ＥＣＣ回路でのＥＣＣによるデー
タの検査訂正が正常に行われているかとうかのテストを
行うことができる。
のセレクタの出力にレジスタを選択し、外部メモリから
データを読み込むときに、レジスタの値をＥＣＣとして
ＥＣＣ回路に入力する。データレジスタに読み込んだデ
ータの値と他のデータレジスタ内の期待値とを比較器で
比較することにより、ＥＣＣ回路でのＥＣＣによるデー
タの検査訂正が正常に行われているかとうかのテストを
行うことができる。
この発明の一実施例のプロセッサとこれに接続された外
部メモリとの構成を第１図に示す。第１図において、１
１はこの発明の一実施例のプロセッサ、１２は外部デー
タ入出力端子、１３は外部ＥＣＣ出力端子、工４は外部
ＥＣＣ入力端子、１５はＥＣＣ回路、１５１．１５２は
ＥＣＣ回路のデータポート、１６１〜１６３はデータレ
ジスタ、１７は比較器、１８は第１のセレクタ、１９は
第２のセレクタ、Ｉａは第３のセレクタ、１ｂはレジス
タ、１ｃは制御部、１１１は外部メモリ１１２は外部メ
モリデータ記憶部、１１３は外部メモリＥＣＣ記憶部で
ある。
部メモリとの構成を第１図に示す。第１図において、１
１はこの発明の一実施例のプロセッサ、１２は外部デー
タ入出力端子、１３は外部ＥＣＣ出力端子、工４は外部
ＥＣＣ入力端子、１５はＥＣＣ回路、１５１．１５２は
ＥＣＣ回路のデータポート、１６１〜１６３はデータレ
ジスタ、１７は比較器、１８は第１のセレクタ、１９は
第２のセレクタ、Ｉａは第３のセレクタ、１ｂはレジス
タ、１ｃは制御部、１１１は外部メモリ１１２は外部メ
モリデータ記憶部、１１３は外部メモリＥＣＣ記憶部で
ある。
以下に接続関係を説明する。
外部ＥＣＣ出力端子１３は、外部ＥＣＣ入力端子】４と
ともに外部メモリＥＣＣ記憶部１１３に接続する。
ともに外部メモリＥＣＣ記憶部１１３に接続する。
第１のセレクタ１８は、入力にＥＣＣ回路１５のＥＣＣ
出力およびレジスタｉｂの出力を接続し、出力を外部Ｅ
ＣＣ出力端子１３に接続する。
出力およびレジスタｉｂの出力を接続し、出力を外部Ｅ
ＣＣ出力端子１３に接続する。
第２のセしフタ１９は、入力に外部ＥＣＣ入力端子１４
およびＥＣＣ回路１５のＥＣＣ出力を接続し、出力をレ
ジスタｉｂの入力に接続する。
およびＥＣＣ回路１５のＥＣＣ出力を接続し、出力をレ
ジスタｉｂの入力に接続する。
第３のセレクタ１ａは、入力に外部ＥＣＣ入力端子１４
およびレジスタ１ｂの出力を接続し、出力をＥＣＣ回路
１５のＥＣＣ入力に接続する。
およびレジスタ１ｂの出力を接続し、出力をＥＣＣ回路
１５のＥＣＣ入力に接続する。
ＥＣＣ回路１５のデータポート１５１は、外部データ入
出力端子１２を介し、外部メモリデータ記憶部１１２に
接続し、データボー［５２は、データレジスタ１６Ｎ−
１６３に接続する。
出力端子１２を介し、外部メモリデータ記憶部１１２に
接続し、データボー［５２は、データレジスタ１６Ｎ−
１６３に接続する。
データレジスタ１６１−１６３は比較器１７の入力と出
力に接続する。
力に接続する。
レジスタｌｂは比較器１７およびデータレジスタ１６１
〜１６３に接続する。
〜１６３に接続する。
以上のように構成されたプロセッサ１１および外部メモ
リｌ １．１について、以下その動作を説明する。
リｌ １．１について、以下その動作を説明する。
まず、外部メモリ＋１１のテストを行う場合を説明する
。
。
データレジスタ１６１からレジスタｉｂにテストしたい
値を設定し、第１のセレクタ１８の出力にレジスタｉｂ
を選択し、データレジスタ１６２の値を外部メモリデー
タ記憶部１１２にストアするとともに、レジスタｌｂの
値を外部メモリＥＣＣ記憶部１１３に書き込む。
値を設定し、第１のセレクタ１８の出力にレジスタｉｂ
を選択し、データレジスタ１６２の値を外部メモリデー
タ記憶部１１２にストアするとともに、レジスタｌｂの
値を外部メモリＥＣＣ記憶部１１３に書き込む。
その後、第２のセレクタ１９の出力に外部ＥＣＣ入力端
子］４を選択し、外部メモリデータ記憶部１１２の値を
ディスエーブルにされたＥＣＣ回路１５を介しデータレ
ジスタ１６３に読み込むとともに、外部メモリＥＣＣ記
憶部１１３に記憶されていた値をレジスタ１ｂに読み込
む。
子］４を選択し、外部メモリデータ記憶部１１２の値を
ディスエーブルにされたＥＣＣ回路１５を介しデータレ
ジスタ１６３に読み込むとともに、外部メモリＥＣＣ記
憶部１１３に記憶されていた値をレジスタ１ｂに読み込
む。
そして、データレジスタ１６２の値とデータレジスタ１
６３の値とを比較器１７で比較することにより、外部メ
モリデータ記憶部１１２のテストを行うことかできる。
６３の値とを比較器１７で比較することにより、外部メ
モリデータ記憶部１１２のテストを行うことかできる。
さらに、レジスタｌｂに書き込んだ値すなわちデータレ
ジスタ１６１の値と、レジスタｌｂｉ：ｉ！み込んだ値
とを比較器１７で比較することにより、従来プロセッサ
自体ではできなかった外部メモリＥＣＣ記憶部＋１３の
テストをプロセッサ１１により行うことができる。
ジスタ１６１の値と、レジスタｌｂｉ：ｉ！み込んだ値
とを比較器１７で比較することにより、従来プロセッサ
自体ではできなかった外部メモリＥＣＣ記憶部＋１３の
テストをプロセッサ１１により行うことができる。
つぎに、プロセッサ１】内部のＥＣＣ回路１５のテスト
を行う場合を説明する。
を行う場合を説明する。
第２のセレクタ１９の出力にＥＣＣ回路】５のＥＣＣ出
力を選択し、外部メモリｌ１１に例えばデータレジスタ
１６１の値を書き込むときに、ＥＣＣ回路１５か出力す
るＥＣＣをレジスタ１ｂに読み込む。レジスタｌｂに読
み込まれた値と、期待値例えばデータレジスタ１６２に
入っていた値を比較器１７て比較することにより、従来
プロセッサ自体ではできなかったＥＣＣの付加が正常に
行われているかどうかのテストをプロセッサＩＩにより
行うことができる。
力を選択し、外部メモリｌ１１に例えばデータレジスタ
１６１の値を書き込むときに、ＥＣＣ回路１５か出力す
るＥＣＣをレジスタ１ｂに読み込む。レジスタｌｂに読
み込まれた値と、期待値例えばデータレジスタ１６２に
入っていた値を比較器１７て比較することにより、従来
プロセッサ自体ではできなかったＥＣＣの付加が正常に
行われているかどうかのテストをプロセッサＩＩにより
行うことができる。
また、データレジスタ１６１の値をレジスタｌｂに設定
し、第３のセレクタ１ａの出力にレジスタｌｂを選択し
、外部メモリ１１１からデータをイネーブルにされたＥ
ＣＣ回路１５を介しデータレジスタ１６２に読み込むと
きに、レジスタ１ｂの値をＥＣＣとしてＥＣＣ回路１５
に入力する。データ読み込み後のデータレジスタ１６２
の値と期待値例えばデータレジスタ１６３の値を比較器
１７で比較することにより、従来プロセッサ自体ではで
きなかったＥＣＣによるデータの検査訂正か正常に行わ
れているかとうかのテストをプロセッサ１１により行う
ことかできる。
し、第３のセレクタ１ａの出力にレジスタｌｂを選択し
、外部メモリ１１１からデータをイネーブルにされたＥ
ＣＣ回路１５を介しデータレジスタ１６２に読み込むと
きに、レジスタ１ｂの値をＥＣＣとしてＥＣＣ回路１５
に入力する。データ読み込み後のデータレジスタ１６２
の値と期待値例えばデータレジスタ１６３の値を比較器
１７で比較することにより、従来プロセッサ自体ではで
きなかったＥＣＣによるデータの検査訂正か正常に行わ
れているかとうかのテストをプロセッサ１１により行う
ことかできる。
この発明のプロセッサは、外部メモリデータ記憶部のテ
ストだけでなく、外部メモリＥＣＣ記憶部のテストと、
プロセッサ内部のＥＣＣ回路のテストすなわちＥＣＣの
付加およびＥＣＣによるデータの検査訂正か正常に行わ
れているかとうかのテストを行うことかできる。この結
果、並列計算機なとのプロセッサを多数使用するシステ
ムでは、システム全体のテスト時間を短縮することかで
きる。また、実装上も従来のようにプロセッサ以外のテ
スト用部品を実装する必要なくテストか行えるので、面
積・信頼性の面でもその効果は大きい。
ストだけでなく、外部メモリＥＣＣ記憶部のテストと、
プロセッサ内部のＥＣＣ回路のテストすなわちＥＣＣの
付加およびＥＣＣによるデータの検査訂正か正常に行わ
れているかとうかのテストを行うことかできる。この結
果、並列計算機なとのプロセッサを多数使用するシステ
ムでは、システム全体のテスト時間を短縮することかで
きる。また、実装上も従来のようにプロセッサ以外のテ
スト用部品を実装する必要なくテストか行えるので、面
積・信頼性の面でもその効果は大きい。
第１図はこの発明の一実施例のプロセッサとこれに接続
された外部メモリとの構成を示す図、第２図は従来のプ
ロセッサとこれに接続された外部メモリとの構成を示す
図である。 １１・・・プロセッサ、１２・・外部データ入出力端子
、１３・・・外部ＥＣＣ出力端子、１４・・・外部ＥＣ
Ｃ入力端子、１５・・・ＥＣＣ回路、１７・・比較器、
１８・第１のセレクタ、１９・・第２のセレクタ、ｌａ
・・・第３のセレクタ、１ｂ・しジスタ、１ｃ副制御、
ＩＩＩ・・外部メモリ、１１２・・・外部メモリデータ
記憶部、＋１３・・外部メモリＥＣＣ記憶部、１６１〜
１６３・・・データし・ノスタＥ７＝七戸士 第 図 １１１・・・外部メモリ 第 図
された外部メモリとの構成を示す図、第２図は従来のプ
ロセッサとこれに接続された外部メモリとの構成を示す
図である。 １１・・・プロセッサ、１２・・外部データ入出力端子
、１３・・・外部ＥＣＣ出力端子、１４・・・外部ＥＣ
Ｃ入力端子、１５・・・ＥＣＣ回路、１７・・比較器、
１８・第１のセレクタ、１９・・第２のセレクタ、ｌａ
・・・第３のセレクタ、１ｂ・しジスタ、１ｃ副制御、
ＩＩＩ・・外部メモリ、１１２・・・外部メモリデータ
記憶部、＋１３・・外部メモリＥＣＣ記憶部、１６１〜
１６３・・・データし・ノスタＥ７＝七戸士 第 図 １１１・・・外部メモリ 第 図
Claims (1)
- 【特許請求の範囲】 データの送出時に誤り訂正コードを付加し受け時に誤り
訂正コードによる前記データの検査訂正を行うＥＣＣ回
路と、複数のデータレジスタと、前記複数のデータレジ
スタに接続するレジスタと、前記複数のデータレジスタ
およびレジスタに接続し前記複数のデータレジスタのう
ち１つのデータレジスタの値と他のデータレジスタの値
とを比較するとともに前記複数のデータレジスタのうち
１つのデータレジスタの値と前記レジスタの値とを比較
する比較器と、第１、第２および第３のセレクタと、前
記ＥＣＣ回路、複数のデータレジスタ、レジスタ、比較
器、第１、第２および第３のセレクタを制御する制御部
と、外部メモリのデータ記憶部と接続する外部データ入
出力端子と、前記外部メモリの誤り訂正コード記憶部と
接続する外部ＥＣＣ出力端子および外部ＥＣＣ入力端子
とを備え、 前記第１のセレクタの入力に前記ＥＣＣ回路のＥＣＣ出
力と前記レジスタの出力とを接続し、前記第１のセレク
タの出力を前記外部ＥＣＣ出力端子に接続し、前記第２
のセレクタの入力に前記ＥＣＣ回路のＥＣＣ出力と前記
外部ＥＣＣ入力端子とを接続し、前記第２のセレクタの
出力を前記レジスタの入力に接続し、前記第３のセレク
タの入力に前記レジスタの出力と前記外部ＥＣＣ入力端
子とを接続し、前記第３のセレクタの出力を前記ＥＣＣ
回路のＥＣＣ入力に接続したプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2271161A JP2502185B2 (ja) | 1990-10-08 | 1990-10-08 | プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2271161A JP2502185B2 (ja) | 1990-10-08 | 1990-10-08 | プロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04149643A true JPH04149643A (ja) | 1992-05-22 |
| JP2502185B2 JP2502185B2 (ja) | 1996-05-29 |
Family
ID=17496191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2271161A Expired - Lifetime JP2502185B2 (ja) | 1990-10-08 | 1990-10-08 | プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2502185B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0240727A (ja) * | 1988-07-29 | 1990-02-09 | Toshiba Corp | 誤り検出・訂正装置 |
-
1990
- 1990-10-08 JP JP2271161A patent/JP2502185B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0240727A (ja) * | 1988-07-29 | 1990-02-09 | Toshiba Corp | 誤り検出・訂正装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2502185B2 (ja) | 1996-05-29 |
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