JPH10214206A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH10214206A JPH10214206A JP9017990A JP1799097A JPH10214206A JP H10214206 A JPH10214206 A JP H10214206A JP 9017990 A JP9017990 A JP 9017990A JP 1799097 A JP1799097 A JP 1799097A JP H10214206 A JPH10214206 A JP H10214206A
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- 230000015654 memory Effects 0.000 claims abstract description 92
- 230000010365 information processing Effects 0.000 claims description 14
- 238000001514 detection method Methods 0.000 claims description 2
- 238000005259 measurement Methods 0.000 abstract description 15
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【課題】 カバレッジ測定用のメモリを付加することな
く、カバレッジ測定を行うことが可能な情報処理装置を
得る。 【解決手段】 パリティメモリ１、データビットメモリ
２−０〜２−７を有する記憶装置において、パリティメ
モリ１のデータ入力Ｄｉに選択回路５を付加し、パリテ
ィ生成回路３からの入力か、制御モード線１６，１７を
反転した信号かを選択できるようにする。また、パリテ
ィメモリ１のデータ出力Ｄｏにも選択回路６を付加し、
パリティメモリ１かデータビットメモリ２−０のどちら
かのデータをデータバス１３に出力できるようにする。
く、カバレッジ測定を行うことが可能な情報処理装置を
得る。 【解決手段】 パリティメモリ１、データビットメモリ
２−０〜２−７を有する記憶装置において、パリティメ
モリ１のデータ入力Ｄｉに選択回路５を付加し、パリテ
ィ生成回路３からの入力か、制御モード線１６，１７を
反転した信号かを選択できるようにする。また、パリテ
ィメモリ１のデータ出力Ｄｏにも選択回路６を付加し、
パリティメモリ１かデータビットメモリ２−０のどちら
かのデータをデータバス１３に出力できるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は情報処理装置に関
し、特にソフトウェア（プログラム）のデバック、性能
評価時におけるカバレッジ測定を可能とした情報処理装
置に関する。
し、特にソフトウェア（プログラム）のデバック、性能
評価時におけるカバレッジ測定を可能とした情報処理装
置に関する。
【０００２】
【従来の技術】従来、ソフトウェアのカバレッジ測定に
は、カバレッジ測定機能を持ったインサーキット・エミ
ュレータを用いているが、この種のエミュレータが存在
しないシステムでは測定を行うことができない。このた
め、特開昭６４−３７５１号公報では、エミュレータを
用いなくともカバレッジ測定を可能とした図２に示す回
路が提案されている。同図は、カバレッジ測定機能を有
する情報処理装置の記憶装置のブロック図であり、記憶
装置の一部分を示している。同図において、２１は付加
ビットメモリ、２２−０〜２２−７はデータビットを格
納するメモリである。制御モード線１６は、インバータ
２３を介してメモリ２１のＤｉ端子およびオア回路２４
の入力端子に、またアンド回路とオア回路で構成される
選択回路２５の一端に接続されている。チップセレクト
線１４は、各メモリ２１，２２−０〜２２−７のＣＳ端
子に接続されている。片側インバータ付きアンド回路２
６はチップセレクト線１４およびライトイネーブル線１
５を入力とし、その出力はゲート回路２７に接続されて
いる。データバス１３およびアドレスバス１２は、各メ
モリ２２−０〜２２−７のＤｉ端子とＡ０〜Ａ１１端子
にそれぞれ接続されている。
は、カバレッジ測定機能を持ったインサーキット・エミ
ュレータを用いているが、この種のエミュレータが存在
しないシステムでは測定を行うことができない。このた
め、特開昭６４−３７５１号公報では、エミュレータを
用いなくともカバレッジ測定を可能とした図２に示す回
路が提案されている。同図は、カバレッジ測定機能を有
する情報処理装置の記憶装置のブロック図であり、記憶
装置の一部分を示している。同図において、２１は付加
ビットメモリ、２２−０〜２２−７はデータビットを格
納するメモリである。制御モード線１６は、インバータ
２３を介してメモリ２１のＤｉ端子およびオア回路２４
の入力端子に、またアンド回路とオア回路で構成される
選択回路２５の一端に接続されている。チップセレクト
線１４は、各メモリ２１，２２−０〜２２−７のＣＳ端
子に接続されている。片側インバータ付きアンド回路２
６はチップセレクト線１４およびライトイネーブル線１
５を入力とし、その出力はゲート回路２７に接続されて
いる。データバス１３およびアドレスバス１２は、各メ
モリ２２−０〜２２−７のＤｉ端子とＡ０〜Ａ１１端子
にそれぞれ接続されている。
【０００３】次に、その動作を説明する。ここで、前記
制御モード線１６に接続されている図示しない制御フリ
ップフロップの値が“０”の時をカバレッジ実行モー
ド、“１”の時を制御モードと呼ぶこととする。今、図
示しない制御モード、フリップフロップの値が“０”で
カバレッジ実行モードのとき、制御モード線１６が
“０”となると、インバータ２３の出力は“１”、オア
回路２４の出力は“１”となり、選択回路２５はメモリ
２２−０の出力を選択する。この状態で各メモリに対し
て書込みを行うと、付加ビットメモリ２１には“１”
が、他のデータビットメモリ２２−０〜２２−７にはデ
ータバス１３の内容が書き込まれる。そして、このメモ
リに対し読出しを行うと、付加ビットメモリ２１には
“１”が書き込まれ、他のデータビットメモリ２２−０
〜２２−７にはそのアクセスアドレスに対しての読出し
内容をデータバス１３に出力する。
制御モード線１６に接続されている図示しない制御フリ
ップフロップの値が“０”の時をカバレッジ実行モー
ド、“１”の時を制御モードと呼ぶこととする。今、図
示しない制御モード、フリップフロップの値が“０”で
カバレッジ実行モードのとき、制御モード線１６が
“０”となると、インバータ２３の出力は“１”、オア
回路２４の出力は“１”となり、選択回路２５はメモリ
２２−０の出力を選択する。この状態で各メモリに対し
て書込みを行うと、付加ビットメモリ２１には“１”
が、他のデータビットメモリ２２−０〜２２−７にはデ
ータバス１３の内容が書き込まれる。そして、このメモ
リに対し読出しを行うと、付加ビットメモリ２１には
“１”が書き込まれ、他のデータビットメモリ２２−０
〜２２−７にはそのアクセスアドレスに対しての読出し
内容をデータバス１３に出力する。
【０００４】次に、制御モードフリップフロップの値が
“１”で制御モードであるとすると、制御モード線１６
が“１”、インバータ２３の出力は“０”となり、選択
回路２５は付加ビットメモリ２１の出力を選択する。こ
の状態でこのメモリに書込みを行うと、付加ビットメモ
リ２１には“０”が他のデータビットメモリ２２−０〜
２２−７にはアクセスアドレスに対応するデータバス１
３の内容が書き込まれる。そして各メモリに対し読出し
を行うと、データバス１３には付加ビットメモリ２１お
よびデータビットメモリ２２−１〜２２−７の内容が出
力され、データビット０の代わりに付加ビットの内容を
読むことができる。
“１”で制御モードであるとすると、制御モード線１６
が“１”、インバータ２３の出力は“０”となり、選択
回路２５は付加ビットメモリ２１の出力を選択する。こ
の状態でこのメモリに書込みを行うと、付加ビットメモ
リ２１には“０”が他のデータビットメモリ２２−０〜
２２−７にはアクセスアドレスに対応するデータバス１
３の内容が書き込まれる。そして各メモリに対し読出し
を行うと、データバス１３には付加ビットメモリ２１お
よびデータビットメモリ２２−１〜２２−７の内容が出
力され、データビット０の代わりに付加ビットの内容を
読むことができる。
【０００５】プログラムカバレッジを測定する場合、ま
ず制御モードすなわち制御モード線１６を“１”にして
プログラムカバレッジ被測定フログラムをロードする。
付加ビットメモリ２１には“０”がデータビットメモリ
２２−０〜２２−７には被測定プログラムがロードされ
る。ここで、制御モードを解除してカバレッジ実行モー
ドにして被測定プログラムを実行すると、メモリにアク
セスする毎にそのアクセスアドレスに対応する付加ビッ
トメモリに“１”が書き込まれる。被測定プログラムが
終了した後に、再度制御モードにして被測定プログラム
格納領域を読み出すと、読出しデータ０ビット目に付加
ビットメモリ２１の内容を読み出すことができ、この内
容によって、そのアドレスがアクセスされたか否かを知
ることができる。
ず制御モードすなわち制御モード線１６を“１”にして
プログラムカバレッジ被測定フログラムをロードする。
付加ビットメモリ２１には“０”がデータビットメモリ
２２−０〜２２−７には被測定プログラムがロードされ
る。ここで、制御モードを解除してカバレッジ実行モー
ドにして被測定プログラムを実行すると、メモリにアク
セスする毎にそのアクセスアドレスに対応する付加ビッ
トメモリに“１”が書き込まれる。被測定プログラムが
終了した後に、再度制御モードにして被測定プログラム
格納領域を読み出すと、読出しデータ０ビット目に付加
ビットメモリ２１の内容を読み出すことができ、この内
容によって、そのアドレスがアクセスされたか否かを知
ることができる。
【０００６】
【発明が解決しようとする課題】この従来の情報処理装
置では、カバレッジ測定を行うためには、記憶装置にデ
ータビットメモリの他に新たに１ビット分の付加ビット
メモリを付加する必要がある。このため、回路構成要素
が増大して回路が複雑化されるともに、付加ビットメモ
リによるコスト高が生じることになる。特に、記憶装置
のメモリ容量の増加が進んでいる現在の情報処理装置で
は、付加するメモリの容量が増加するため、装置のコス
ト高が顕著なものになるという問題点があった。
置では、カバレッジ測定を行うためには、記憶装置にデ
ータビットメモリの他に新たに１ビット分の付加ビット
メモリを付加する必要がある。このため、回路構成要素
が増大して回路が複雑化されるともに、付加ビットメモ
リによるコスト高が生じることになる。特に、記憶装置
のメモリ容量の増加が進んでいる現在の情報処理装置で
は、付加するメモリの容量が増加するため、装置のコス
ト高が顕著なものになるという問題点があった。
【０００７】本発明の目的は、カバレッジ測定用に特別
なメモリを必要とすることがない情報処理装置を提供す
ることにある。
なメモリを必要とすることがない情報処理装置を提供す
ることにある。
【０００８】
【課題を解決するための手段】本発明の情報処理装置
は、パリティメモリとデータビットメモリとを備え、モ
ードとして第１モード、第２モード、第３モードの３つ
のモードを持ち、前記第２モード時と第３モード時に前
記パリティメモリをカバレッジメモリとして用い、かつ
その際に第２モードと第３モードとで前記パリティメモ
リに対して“０”と“１”のデータを切り換えて書き込
むように構成される。この場合、パリティメモリに対す
る“０”と“１”のデータの切り換えおよび書き込みを
行う２本の制御モード線と選択回路を備えている。
は、パリティメモリとデータビットメモリとを備え、モ
ードとして第１モード、第２モード、第３モードの３つ
のモードを持ち、前記第２モード時と第３モード時に前
記パリティメモリをカバレッジメモリとして用い、かつ
その際に第２モードと第３モードとで前記パリティメモ
リに対して“０”と“１”のデータを切り換えて書き込
むように構成される。この場合、パリティメモリに対す
る“０”と“１”のデータの切り換えおよび書き込みを
行う２本の制御モード線と選択回路を備えている。
【０００９】例えば、本発明においては、第１のモード
時に、記憶装置に書込みを行うと、書込みアドレスに対
応したパリティメモリにパリティデータを書込む手段
と、前記第１のモード時に記憶装置から読出しを行う読
出しアドレスに対応した前記パリティメモリの内容をパ
リティ検出回路へ出力する手段と、前記第２のモード時
に書込みを行う書込みアドレスに対応したパリティメモ
リに“０”を書込む手段と、前記第２のモード時に記憶
装置から読出しを行う読出しアドレスに対応した前記パ
リティメモリの内容を読出す手段と、前記第３のモード
時に記憶装置に書込みまたは読出しがあるとアドレスに
対応した前記パリティメモリに“１”を書込む手段を有
する構成とされる。
時に、記憶装置に書込みを行うと、書込みアドレスに対
応したパリティメモリにパリティデータを書込む手段
と、前記第１のモード時に記憶装置から読出しを行う読
出しアドレスに対応した前記パリティメモリの内容をパ
リティ検出回路へ出力する手段と、前記第２のモード時
に書込みを行う書込みアドレスに対応したパリティメモ
リに“０”を書込む手段と、前記第２のモード時に記憶
装置から読出しを行う読出しアドレスに対応した前記パ
リティメモリの内容を読出す手段と、前記第３のモード
時に記憶装置に書込みまたは読出しがあるとアドレスに
対応した前記パリティメモリに“１”を書込む手段を有
する構成とされる。
【００１０】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。図１は本発明の一実施形態の
情報処理装置の記憶装置のブロック図であり、記憶装置
の一部分を示してる。同図において、１および２−０〜
２−７はそれぞれ４０９６×１ビットのスタティックＲ
ＡＭ素子からなるメモリであり、１はパリティビットを
格納するメモリ、２−０〜２−７はデータビットを格納
するメモリである。これらのメモリは記憶装置に通常設
けられているメモリである。前記パリティメモリ１の入
力端子Ｄｉには選択回路５の出力端が接続され、またそ
の出力端子Ｄｏは選択回路６の入力端に接続される。制
御モード線１６は、インバータ７Ａを介してアンド回路
とオア回路からなる選択回路５の入力の一端に、また同
じ構成の選択回路６の一端に接続されている。制御モー
ド線１７は、インバータ７Ｂを介してオア回路８の一方
の入力端に接続され、さらにパリティメモリ１のＷＥ端
子に接続されている。また、前記選択回路５の入力の一
端とアンド回路１１の入力端子にそれぞれ接続されてい
る。なお、前記制御モード線１６は図外の第１制御フリ
ップフロップの出力に接続されており、前記制御モード
線１７は図外の第２制御フリップフロップの出力に接続
されている。
図面を参照して説明する。図１は本発明の一実施形態の
情報処理装置の記憶装置のブロック図であり、記憶装置
の一部分を示してる。同図において、１および２−０〜
２−７はそれぞれ４０９６×１ビットのスタティックＲ
ＡＭ素子からなるメモリであり、１はパリティビットを
格納するメモリ、２−０〜２−７はデータビットを格納
するメモリである。これらのメモリは記憶装置に通常設
けられているメモリである。前記パリティメモリ１の入
力端子Ｄｉには選択回路５の出力端が接続され、またそ
の出力端子Ｄｏは選択回路６の入力端に接続される。制
御モード線１６は、インバータ７Ａを介してアンド回路
とオア回路からなる選択回路５の入力の一端に、また同
じ構成の選択回路６の一端に接続されている。制御モー
ド線１７は、インバータ７Ｂを介してオア回路８の一方
の入力端に接続され、さらにパリティメモリ１のＷＥ端
子に接続されている。また、前記選択回路５の入力の一
端とアンド回路１１の入力端子にそれぞれ接続されてい
る。なお、前記制御モード線１６は図外の第１制御フリ
ップフロップの出力に接続されており、前記制御モード
線１７は図外の第２制御フリップフロップの出力に接続
されている。
【００１１】また、パリティ生成回路３は、データバス
に入力端子Ｄｉを接続し、その出力Ｐｏは前記選択回路
５の入力の一端と接続されている。チップセレクト線１
４は各メモリ１，２−０〜２−７のＣＳ端子と前記オア
回路８の他方の入力端に接続されている。データバス１
３は、パリティ生成回路３、各メモリ１，２−０〜２−
７、パリティ検査回路４のＤｉ端子と接続されている。
また、アドレスバス１２は各メモリ１，２−０〜２−７
のＡ０〜Ａ１１端子に接続されている。片側インバータ
付アンド回路９は、チップセレクト線１４およびライト
イネーブル線１５を入力とし、その出力はゲート回路１
０に接続されている。このゲート回路１０は前記選択回
路６の出力が入力され、その出力端はデータバス１３に
接続されている。
に入力端子Ｄｉを接続し、その出力Ｐｏは前記選択回路
５の入力の一端と接続されている。チップセレクト線１
４は各メモリ１，２−０〜２−７のＣＳ端子と前記オア
回路８の他方の入力端に接続されている。データバス１
３は、パリティ生成回路３、各メモリ１，２−０〜２−
７、パリティ検査回路４のＤｉ端子と接続されている。
また、アドレスバス１２は各メモリ１，２−０〜２−７
のＡ０〜Ａ１１端子に接続されている。片側インバータ
付アンド回路９は、チップセレクト線１４およびライト
イネーブル線１５を入力とし、その出力はゲート回路１
０に接続されている。このゲート回路１０は前記選択回
路６の出力が入力され、その出力端はデータバス１３に
接続されている。
【００１２】次に動作を説明する。ここで、図示しない
第１制御フリップフロップの値が“０”で第２制御フリ
ップフロップの値が“１”の時を通常モードと、第１制
御フリップフロップの値が“０”で第２制御フリップフ
ロップの値が“０”の時をカバレッジ実行モードと、さ
らに第１制御フリップフロップの値が“１”、第２制御
フリップフロップの値が“０”の時を制御モードと呼ぶ
こととする。今、通常モードで第１制御フリップフロッ
プの値が“０”であると制御モード線１６が“０”とな
り、選択回路６はデータビットメモリ２−０の出力を選
択する。また、第２制御フリップフロップの値は“１”
であるので制御モード線１７が“１”となり、選択回路
５はパリティ生成回路３の出力を選択し、アンドゲート
１１の片側が“１”となるため、パリティ検査回路４の
出力がパリティ割込み信号１８に出力される。このた
め、通常モードではパリティメモリ１はパリティ用のメ
モリとして用いられる。
第１制御フリップフロップの値が“０”で第２制御フリ
ップフロップの値が“１”の時を通常モードと、第１制
御フリップフロップの値が“０”で第２制御フリップフ
ロップの値が“０”の時をカバレッジ実行モードと、さ
らに第１制御フリップフロップの値が“１”、第２制御
フリップフロップの値が“０”の時を制御モードと呼ぶ
こととする。今、通常モードで第１制御フリップフロッ
プの値が“０”であると制御モード線１６が“０”とな
り、選択回路６はデータビットメモリ２−０の出力を選
択する。また、第２制御フリップフロップの値は“１”
であるので制御モード線１７が“１”となり、選択回路
５はパリティ生成回路３の出力を選択し、アンドゲート
１１の片側が“１”となるため、パリティ検査回路４の
出力がパリティ割込み信号１８に出力される。このた
め、通常モードではパリティメモリ１はパリティ用のメ
モリとして用いられる。
【００１３】次に、カバレッジ実行モードの場合、第１
制御フリップフロップの値が“０”で、通常モードと同
様に選択回路６はデータビットメモリ２−０の出力を選
択する。一方、第２制御フリップフロップは“０”とな
るため、制御モード線１７が“０”となり、選択回路５
は制御モード線１６を入力とするインバータ７の出力を
選択するため、パリティメモリ１のデータ入力Ｄｉは
“１”となる。この状態でメモリに対して読み書きを行
うとパリティメモリ１には“１”が書き込まれる。
制御フリップフロップの値が“０”で、通常モードと同
様に選択回路６はデータビットメモリ２−０の出力を選
択する。一方、第２制御フリップフロップは“０”とな
るため、制御モード線１７が“０”となり、選択回路５
は制御モード線１６を入力とするインバータ７の出力を
選択するため、パリティメモリ１のデータ入力Ｄｉは
“１”となる。この状態でメモリに対して読み書きを行
うとパリティメモリ１には“１”が書き込まれる。
【００１４】次に、制御モードの場合、第１制御フリッ
プフロップは“１”となり、選択回路６はパリティメモ
リ１の出力を選択する。また、第２制御フリップフロッ
プは“０”となり、パリティメモリ１のデータ入力は
“０”となる。この状態で書込みを行うとパリティメモ
リ１には“０”が書き込まれる。そして、読出しを行う
とデータバスのビット０にはパリティメモリ１の内容が
出力される。
プフロップは“１”となり、選択回路６はパリティメモ
リ１の出力を選択する。また、第２制御フリップフロッ
プは“０”となり、パリティメモリ１のデータ入力は
“０”となる。この状態で書込みを行うとパリティメモ
リ１には“０”が書き込まれる。そして、読出しを行う
とデータバスのビット０にはパリティメモリ１の内容が
出力される。
【００１５】このようにして、カバレッジ実行モード、
制御モードの場合は、パリティメモリ１がカバレッジ測
定用のメモリとして動作する。このため、既存のパリテ
ィメモリを用いてカバレッジ測定が可能であり、図２に
示したような特別の付加ビットメモリを設ける必要がな
い。これにより、装置構成の簡略化が可能となり、かつ
メモリに伴うコスト高が回避できる。
制御モードの場合は、パリティメモリ１がカバレッジ測
定用のメモリとして動作する。このため、既存のパリテ
ィメモリを用いてカバレッジ測定が可能であり、図２に
示したような特別の付加ビットメモリを設ける必要がな
い。これにより、装置構成の簡略化が可能となり、かつ
メモリに伴うコスト高が回避できる。
【００１６】
【発明の効果】以上説明したように本発明は、既存のパ
リティメモリに対し、モードに対応してデータを切り換
えて書き込むことにより、パリティメモリをカバレッジ
メモリとして利用することが可能となるため、特別にカ
バレッジ測定用メモリを用いることなく、カバレッジ測
定を行えるという利点がある。特に、カバレッジ測定の
範囲が広い場合は、カバレッジ測定用メモリの価格が高
くなるといった従来の問題を解消することができる。
リティメモリに対し、モードに対応してデータを切り換
えて書き込むことにより、パリティメモリをカバレッジ
メモリとして利用することが可能となるため、特別にカ
バレッジ測定用メモリを用いることなく、カバレッジ測
定を行えるという利点がある。特に、カバレッジ測定の
範囲が広い場合は、カバレッジ測定用メモリの価格が高
くなるといった従来の問題を解消することができる。
【図１】本発明の情報処理装置の一実施形態の回路図で
ある。
ある。
【図２】従来提案されている情報処理装置の一例の回路
図である。
図である。
１ パリティメモリ ２−０〜２−７ データビットメモリ ３ パリティ生成回路 ４ パリティ検査回路 ５ 選択回路 ６ 選択回路 １２ アドレスバス １３ データバス １４ チップセレクト線 １５ ライトイネーブル線 １６ 制御モード線 １７ 制御モード線
Claims (4)
- 【請求項１】 パリティメモリとデータビットメモリと
を備え、モードとして第１モード、第２モード、第３モ
ードの３つのモードを持ち、前記第２モード時と第３モ
ード時に前記パリティメモリをカバレッジメモリとして
用い、かつその際に第２モードと第３モードとで前記パ
リティメモリに対して“０”と“１”のデータを切り換
えて書き込み可能としたことを特徴とする情報処理装
置。 - 【請求項２】 前記パリティメモリに対する“０”と
“１”のデータの切り換えおよび書き込みを行う２本の
制御モード線および選択回路を備える請求項１の情報処
理装置。 - 【請求項３】 パリティメモリとデータビットメモリと
を備え、モードとして第１モード、第２モード、第３モ
ードの３つのモードを持ち、前記第１のモード時に、記
憶装置に書込みを行うと、書込みアドレスに対応したパ
リティメモリにパリティデータを書込む手段と、前記第
１のモード時に記憶装置から読出しを行う読出しアドレ
スに対応した前記パリティメモリの内容をパリティ検出
回路へ出力する手段と、前記第２のモード時に書込みを
行う書込みアドレスに対応したパリティメモリに“０”
を書込む手段と、前記第２のモード時に記憶装置から読
出しを行う読出しアドレスに対応した前記パリティメモ
リの内容を読出す手段と、前記第３のモード時に記憶装
置に書込みまたは読出しがあるとアドレスに対応した前
記パリティメモリに“１”を書込む手段を有することを
特徴とする情報処理装置。 - 【請求項４】 第１のモードは通常モード、第２のモー
ドはカバレッジ実行モード、第３のモードは制御モード
である請求項１ないし３のいずれかの情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9017990A JPH10214206A (ja) | 1997-01-31 | 1997-01-31 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9017990A JPH10214206A (ja) | 1997-01-31 | 1997-01-31 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10214206A true JPH10214206A (ja) | 1998-08-11 |
Family
ID=11959170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9017990A Pending JPH10214206A (ja) | 1997-01-31 | 1997-01-31 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10214206A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005302250A (ja) * | 2004-03-19 | 2005-10-27 | Sony Corp | 半導体装置 |
| JP2006172649A (ja) * | 2004-12-17 | 2006-06-29 | Fujitsu Ltd | 半導体メモリ |
| KR100901404B1 (ko) * | 2001-11-22 | 2009-06-05 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 패리티 셀 어레이를 구비한 메모리 회로 |
| JP2009129368A (ja) * | 2007-11-27 | 2009-06-11 | Ricoh Co Ltd | 半導体集積回路の検証装置、方法及びプログラム |
-
1997
- 1997-01-31 JP JP9017990A patent/JPH10214206A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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