JPH04150227A - Ａ／ｄコンバータ - Google Patents
Ａ／ｄコンバータInfo
- Publication number
- JPH04150227A JPH04150227A JP2272639A JP27263990A JPH04150227A JP H04150227 A JPH04150227 A JP H04150227A JP 2272639 A JP2272639 A JP 2272639A JP 27263990 A JP27263990 A JP 27263990A JP H04150227 A JPH04150227 A JP H04150227A
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- JP
- Japan
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- voltage
- comparators
- input
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、アナログ信号をディジタル信号に変換する
Ａ／Ｄコンバータに関するものである。
Ａ／Ｄコンバータに関するものである。
第３図は例えば、日刊工業新聞社板ｒＦＡＸ。
ＯＡのための画像の信号処理（昭和５７年１０月２０日
初版発行）」に示されているＨｏｍｏｓｏｒｐｈ１ｃフ
ィルタの考え方をディジタル回路として実現したものを
詳細に示した従来のＦＡＸ用画像画像処理コントローラ
ロック図である。同図に示すように、ＦＡＸ用画像画像
処理コントローラー内列型Ａ／Ｄコンバータ２に、アナ
ログ入力端子Ａｌ。
初版発行）」に示されているＨｏｍｏｓｏｒｐｈ１ｃフ
ィルタの考え方をディジタル回路として実現したものを
詳細に示した従来のＦＡＸ用画像画像処理コントローラ
ロック図である。同図に示すように、ＦＡＸ用画像画像
処理コントローラー内列型Ａ／Ｄコンバータ２に、アナ
ログ入力端子Ａｌ。
基準電圧入力端子Ｖ１及びｖ６によってそれぞれ、アナ
ログ人力信号ＡＩＮ及び基準電圧ＶＲＩ及びＶＨ２が与
えられている。
ログ人力信号ＡＩＮ及び基準電圧ＶＲＩ及びＶＨ２が与
えられている。
基準電圧入力端子ｖ１及びＶ６には、それぞれ並列型Ａ
／Ｄコンバータ２て取り扱うアナログ人力信号ＡＩＮの
範囲を示す最高電圧と最低電圧が印加゛されている。
／Ｄコンバータ２て取り扱うアナログ人力信号ＡＩＮの
範囲を示す最高電圧と最低電圧が印加゛されている。
なお、基準電圧ＶＲＩ及びＶＨ２の値は、ＶＲｌ ＞Ｖ
Ｈ２である。
Ｈ２である。
この基準電圧ＶＲＩ及びＶＨ６間が、分圧器３内の分圧
抵抗ＲないしＲ８によって分圧されており、分圧抵抗Ｒ
ないしＲ８によって生成され■ た分圧電圧Ｖｒ ないしＶ ｒ−ｔのうち、分圧電圧
Ｖｒ がコンパレータ群４内のコンパレータＣ１■ の一方式力に、分圧電圧Ｖ ｒ ａがコンパレータ群４
内のコンパレータＣ３の一方入力に、分圧電圧Ｖ「 が
フンパレータ群４内のコンパレータＣ５の一方式力に、
分圧電圧Ｖ ｒ ｒがコンパレータ群４内のコンパレー
タＣ７の一方人力にそれぞれ与えられている。
抵抗ＲないしＲ８によって分圧されており、分圧抵抗Ｒ
ないしＲ８によって生成され■ た分圧電圧Ｖｒ ないしＶ ｒ−ｔのうち、分圧電圧
Ｖｒ がコンパレータ群４内のコンパレータＣ１■ の一方式力に、分圧電圧Ｖ ｒ ａがコンパレータ群４
内のコンパレータＣ３の一方入力に、分圧電圧Ｖ「 が
フンパレータ群４内のコンパレータＣ５の一方式力に、
分圧電圧Ｖ ｒ ｒがコンパレータ群４内のコンパレー
タＣ７の一方人力にそれぞれ与えられている。
また、コンパレータ群４内のコンパレータＣ１ないしＣ
７の他方入力には、アナログ入力信号ＡＩＮが与えられ
ている。
７の他方入力には、アナログ入力信号ＡＩＮが与えられ
ている。
コンパレータ群４の複数の出力信号は、エンコーダ５を
介して信号処理回路６に入力されている。
介して信号処理回路６に入力されている。
なお、分圧抵抗ＲないしＲ３間の分圧抵抗、分圧抵抗Ｒ
ないしＲ５間の分圧抵抗、分圧抵抗ＲないしＲ７間の分
圧抵抗及びこれらにより生６ 。
ないしＲ５間の分圧抵抗、分圧抵抗ＲないしＲ７間の分
圧抵抗及びこれらにより生６ 。
成される分圧電圧は省略されている。
また、コンパレータ群４内のコンパレータＣ１ないしＣ
３間のコンパレータ、コンパレータＣ３ないしＣ５間の
コンパレータ、コンパレータＣ５ないし０７間のコンパ
レータも省略されている。
３間のコンパレータ、コンパレータＣ３ないしＣ５間の
コンパレータ、コンパレータＣ５ないし０７間のコンパ
レータも省略されている。
次に動作について説明する。分圧器３．コンパレータ群
４及びエンコーダ５により構成された並列型Ａ／Ｄコン
バータ２は、アナログ入力端子Ａ１に与えられるアナロ
グ入力信号ＡＩＮと、基準電圧入力端子ｖ１及びｖ６に
それぞれ与えられる基準電圧ＶＲＩ及びＶＨ２を分圧器
３によって分圧した分圧電圧Ｖｒ ないしｖｒ７とを
、コンパレータ群４内のコンパレータＣないしＣ７によ
ってそれぞれ比較し、この比較結果をエンコーダ５でエ
ンコードして二進数のディジタル信号に変換する。
４及びエンコーダ５により構成された並列型Ａ／Ｄコン
バータ２は、アナログ入力端子Ａ１に与えられるアナロ
グ入力信号ＡＩＮと、基準電圧入力端子ｖ１及びｖ６に
それぞれ与えられる基準電圧ＶＲＩ及びＶＨ２を分圧器
３によって分圧した分圧電圧Ｖｒ ないしｖｒ７とを
、コンパレータ群４内のコンパレータＣないしＣ７によ
ってそれぞれ比較し、この比較結果をエンコーダ５でエ
ンコードして二進数のディジタル信号に変換する。
一般に、分圧器３を構成する分圧抵抗（ラダー抵抗）は
、基準電圧ＶＲＩ及びＶＨ２に近接する最上段と最下段
の抵抗、すなわちＲとＲ８の抵抗値が、他の抵抗Ｒない
しＲ７の抵抗値の１／２の構成となっている。
、基準電圧ＶＲＩ及びＶＨ２に近接する最上段と最下段
の抵抗、すなわちＲとＲ８の抵抗値が、他の抵抗Ｒない
しＲ７の抵抗値の１／２の構成となっている。
アナログ信号入力端子Ａ１から供給されるアナログ入力
信号ＡＩＮは、この並列型Ａ／Ｄコンバータ２によりデ
ィジタル化され、信号処理回路６でロジック演算に利用
される。
信号ＡＩＮは、この並列型Ａ／Ｄコンバータ２によりデ
ィジタル化され、信号処理回路６でロジック演算に利用
される。
第４図は、光電変換特性の一例を示す特性図である。同
図に示すように、ＦＡＸのイメージセンサの光電変換特
性は入力濃度と出力濃度との関係が線形ではなく、γ特
性を持っている。
図に示すように、ＦＡＸのイメージセンサの光電変換特
性は入力濃度と出力濃度との関係が線形ではなく、γ特
性を持っている。
従来のＡ／Ｄコンバータは以上のように構成されている
ので、アナログ信号入力端子Ａ１に入力されるアナログ
入力信号ＡＩＮの非線形性によって、例えば第４図の例
では、アナログ入力信号ＡＩＮの値が０及び１のところ
では、デジタル信号の値がそれぞれ０として現れ、アナ
ログ入力信号ＡＩＮの値の小さいところの識別が困難で
あるという問題点があった。
ので、アナログ信号入力端子Ａ１に入力されるアナログ
入力信号ＡＩＮの非線形性によって、例えば第４図の例
では、アナログ入力信号ＡＩＮの値が０及び１のところ
では、デジタル信号の値がそれぞれ０として現れ、アナ
ログ入力信号ＡＩＮの値の小さいところの識別が困難で
あるという問題点があった。
また、このアナログ入力信号ＡＩＮの非線形性の補正の
ためには、信号処理回路６のビット数を増やし、アナロ
グ入力信号ＡＩＮの値の小さいところの識別を容易にす
る方法も考えられるが、信号処理回路６のビット数を１
ビツト追加することは、Ａ／Ｄコンバータ２内の分圧抵
抗Ｒ，ないしＲ８及びコンパレータＣ１ないしＣ７の数
を倍増させる必要があり、ハードウェアのロジック規模
が大きくなるという問題点があった。
ためには、信号処理回路６のビット数を増やし、アナロ
グ入力信号ＡＩＮの値の小さいところの識別を容易にす
る方法も考えられるが、信号処理回路６のビット数を１
ビツト追加することは、Ａ／Ｄコンバータ２内の分圧抵
抗Ｒ，ないしＲ８及びコンパレータＣ１ないしＣ７の数
を倍増させる必要があり、ハードウェアのロジック規模
が大きくなるという問題点があった。
この発明は、上記のような問題点を解決−するためにな
されたもので、ハードウェアのロジック規模を大きくす
ることなく、アナログ入力端子に入力されるアナログ入
力信号の非線形性を補正するＡ／Ｄコンバータを得るこ
とを目的としている。
されたもので、ハードウェアのロジック規模を大きくす
ることなく、アナログ入力端子に入力されるアナログ入
力信号の非線形性を補正するＡ／Ｄコンバータを得るこ
とを目的としている。
この発明に係るＡ／Ｄコンバータは、Ａ／Ｄコンバータ
内の複数のコンパレータの一方人力にアナログ信号を与
え、該コンパレータの他方入力に等間隔でない基準電圧
を与えて構成されている。
内の複数のコンパレータの一方人力にアナログ信号を与
え、該コンパレータの他方入力に等間隔でない基準電圧
を与えて構成されている。
この発明においては、Ａ／Ｄコンバータ内の複数のコン
パレータの他方入力に与える基準電圧を等間隔でなくし
ているので、複数のコンパレータの間で、その比較範囲
が異なる。
パレータの他方入力に与える基準電圧を等間隔でなくし
ているので、複数のコンパレータの間で、その比較範囲
が異なる。
ｊ＠１図は、この発明の一実施例であるＦＡＸ用画像画
像処理コントローラすブロック図である。
像処理コントローラすブロック図である。
同図に示すように、ＦＡＸ用画像画像処理コントローラ
１内列型Ａ／Ｄコンバータ２に、アナログ入力端子Ａ１
．基準電圧入力端子ｖ１ないしｖ６によってそれぞれ、
アナログ入力信号ＡＩＮ及び基準電圧ＶＲＩないしＶＨ
２が与えられている。
１内列型Ａ／Ｄコンバータ２に、アナログ入力端子Ａ１
．基準電圧入力端子ｖ１ないしｖ６によってそれぞれ、
アナログ入力信号ＡＩＮ及び基準電圧ＶＲＩないしＶＨ
２が与えられている。
基準電圧入力端子ｖ１及びＶ６には、それぞれ並列型Ａ
／Ｄコンバータ２で取り扱うアナログ人力信号ＡＩＮの
範囲を示す最高電圧と最低電圧が、基準電圧入力端子Ｖ
２ないしｖ５には、その中間の電圧が印加されている。
／Ｄコンバータ２で取り扱うアナログ人力信号ＡＩＮの
範囲を示す最高電圧と最低電圧が、基準電圧入力端子Ｖ
２ないしｖ５には、その中間の電圧が印加されている。
なお、基準電圧ＶＲＩないしＶＨ２の値は、ＶＲｌ
＞ＶＨ２＞ＶＨ２＞ＶＨ２＞ＶＨ２＞ＶＨ２てあり、こ
の例では、基準電圧入力端子ｖ２ないし■５は、基準電
圧入力端子■１及びｖ６の間に等間隔に配置されている
。
＞ＶＨ２＞ＶＨ２＞ＶＨ２＞ＶＨ２＞ＶＨ２てあり、こ
の例では、基準電圧入力端子ｖ２ないし■５は、基準電
圧入力端子■１及びｖ６の間に等間隔に配置されている
。
基準電圧ＶＲＩは分圧抵抗Ｒ１の一方の端子に、基準電
圧ＶＲ２は分圧抵抗Ｒ，Ｒ２間に、基準電圧ＶＲ３は分
圧抵抗Ｒ，Ｒ４間に、基準電圧ＶＨ２は分圧抵抗Ｒ、Ｒ
間に、基準電圧ＶＲ５は分圧抵抗Ｒ、Ｒ間に、基準電圧
ＶＲ６は分圧抵抗Ｒ８の他方の端子に与えられている。
圧ＶＲ２は分圧抵抗Ｒ，Ｒ２間に、基準電圧ＶＲ３は分
圧抵抗Ｒ，Ｒ４間に、基準電圧ＶＨ２は分圧抵抗Ｒ、Ｒ
間に、基準電圧ＶＲ５は分圧抵抗Ｒ、Ｒ間に、基準電圧
ＶＲ６は分圧抵抗Ｒ８の他方の端子に与えられている。
分圧抵抗ＲないしＲ８によって生成された分圧電圧Ｖ「
ないしｖｒ７のうち、分圧電圧Ｖ「１がコンパレータ
群４内のコンパレータＣ１の一方人力に、分圧電圧Ｖ
ｒ ３がコンパレータ群４内のコンパレータＣ３の一方
入力に、分圧電圧Ｖ「５がコンパレータｍ４内のコン／
ぐレータＣ５の一方人力に、分圧電圧Ｖ ｒ−ｔがコン
パレータ群４内のコンパレータＣ７の一方入力にそれぞ
れ与えられている。
ないしｖｒ７のうち、分圧電圧Ｖ「１がコンパレータ
群４内のコンパレータＣ１の一方人力に、分圧電圧Ｖ
ｒ ３がコンパレータ群４内のコンパレータＣ３の一方
入力に、分圧電圧Ｖ「５がコンパレータｍ４内のコン／
ぐレータＣ５の一方人力に、分圧電圧Ｖ ｒ−ｔがコン
パレータ群４内のコンパレータＣ７の一方入力にそれぞ
れ与えられている。
また、コンパレータ群４内のコンパレータＣ１ないしＣ
７の他方入力にはアナログ人力信号ＡＩＮが与えられて
いる。
７の他方入力にはアナログ人力信号ＡＩＮが与えられて
いる。
コンパレータ群４の複数の出力信号は、エンコーダ５を
介して信号処理回路６に入力されている。
介して信号処理回路６に入力されている。
なお、分圧抵抗ＲないしＲ３間の分圧抵抗、分圧抵抗Ｒ
ないしＲ５間の分圧抵抗、分圧抵抗ＲないしＲ７間の分
圧抵抗及びこれらにより生成される分圧電圧は省略され
ている。
ないしＲ５間の分圧抵抗、分圧抵抗ＲないしＲ７間の分
圧抵抗及びこれらにより生成される分圧電圧は省略され
ている。
また、コンパレータＣ１ないし０３間のコンパレータ、
コンパレータＣ３ないし０５間のコンパレータ、コンパ
レータＣ５ないし０７間のコンノくレータも省略されて
いる。
コンパレータＣ３ないし０５間のコンパレータ、コンパ
レータＣ５ないし０７間のコンノくレータも省略されて
いる。
次に動作について説明する。分圧器３．コンパレータ群
４及びエンコーダ５により構成された並列型Ａ／Ｄコン
バータ２は、アナログ入力端子Ａ１に与えられるアナロ
グ入力信号ＡＩＮと、基準電圧入力端子■１ないしｖ６
からそれぞれ与えられる基準電圧ＶＲＩないしＶＨ２を
分圧器３によって分圧した分圧電圧Ｖ「 ないしＶ ｒ
ｙとを、■ コンパレータ群４内のコンパレータＣ■ないしＣ７によ
ってそれぞれ比較し、この比較結果をエンコーダ５てエ
ンコードして二進数のディジタル信号に変換する。
４及びエンコーダ５により構成された並列型Ａ／Ｄコン
バータ２は、アナログ入力端子Ａ１に与えられるアナロ
グ入力信号ＡＩＮと、基準電圧入力端子■１ないしｖ６
からそれぞれ与えられる基準電圧ＶＲＩないしＶＨ２を
分圧器３によって分圧した分圧電圧Ｖ「 ないしＶ ｒ
ｙとを、■ コンパレータ群４内のコンパレータＣ■ないしＣ７によ
ってそれぞれ比較し、この比較結果をエンコーダ５てエ
ンコードして二進数のディジタル信号に変換する。
今、基準電圧入力端子Ｖｌ、Ｖ３及びＶ６から基準電圧
ＶＲＩ、ＶＲ３及びＶＨ２が与えられており、他の基準
電圧入力端子ｖ２及びＶ４．Ｖ５が絶縁状態であるとす
ると、基準電圧入力端子■１及び■３から与えられる基
準電圧ＶＲＩ及びＶＨ２間が抵抗ＲないしＲ３によって
分圧されて、■ 分圧電圧Ｖ「 ないしＶ ｒ ３としてそれぞれ、コン
パレータＣないしＣ８の一方入力に与えられ、■ 基準電圧入力端子ｖ３及びｖ６から与えられる基準電圧
ＶＲ３及びＶＲ６間が抵抗Ｒ４ないしＲ８によって分圧
されて、分圧電圧Ｖ ｒ ４ （図示せず）ないしＶ
「 としてそれぞれ、コンパレータＣ４（図示せず）な
いしＣ７に与えられる。
ＶＲＩ、ＶＲ３及びＶＨ２が与えられており、他の基準
電圧入力端子ｖ２及びＶ４．Ｖ５が絶縁状態であるとす
ると、基準電圧入力端子■１及び■３から与えられる基
準電圧ＶＲＩ及びＶＨ２間が抵抗ＲないしＲ３によって
分圧されて、■ 分圧電圧Ｖ「 ないしＶ ｒ ３としてそれぞれ、コン
パレータＣないしＣ８の一方入力に与えられ、■ 基準電圧入力端子ｖ３及びｖ６から与えられる基準電圧
ＶＲ３及びＶＲ６間が抵抗Ｒ４ないしＲ８によって分圧
されて、分圧電圧Ｖ ｒ ４ （図示せず）ないしＶ
「 としてそれぞれ、コンパレータＣ４（図示せず）な
いしＣ７に与えられる。
アナログ信号入力端子Ａ１から与えられるアナログ入力
信号ＡＩＮは、この並列型Ａ／Ｄコンバータ２によりデ
ィジタル化され、信号処理回路６でロジック演算に利用
される。
信号ＡＩＮは、この並列型Ａ／Ｄコンバータ２によりデ
ィジタル化され、信号処理回路６でロジック演算に利用
される。
第２図は、第１図に示す回路内の基準電圧入力端子ｖ２
ないしｖ５を、適当に設定し、分圧器３内の各分圧抵抗
ＲないしＲ８を流れる電流を調■ 節することによって得られる光電変換特性の一例を示す
特性図である。同図に示すように、特性図の縦軸である
出力濃度の刻みが一定でなく、ＦＡＸ用イメージセンサ
の光電変換特性がγ特性を持っていても、入力濃度と出
力濃度を、第４図で示した線形性のものと同じ対応にす
ることができ、このようにしてγ補正を行うことができ
る。
ないしｖ５を、適当に設定し、分圧器３内の各分圧抵抗
ＲないしＲ８を流れる電流を調■ 節することによって得られる光電変換特性の一例を示す
特性図である。同図に示すように、特性図の縦軸である
出力濃度の刻みが一定でなく、ＦＡＸ用イメージセンサ
の光電変換特性がγ特性を持っていても、入力濃度と出
力濃度を、第４図で示した線形性のものと同じ対応にす
ることができ、このようにしてγ補正を行うことができ
る。
以上説明したように、この実施例では、並列型Ａ／Ｄコ
ンバータ２内のコンパレータ群３内のコンパレータＣな
いしＣ７の分圧電圧入力に、分圧器３の両端の基準電圧
ＶＲＩ及びＶＨ２とそれらの中間の基準電圧ＶＲ２ない
しＶｌ５とによって決まる分圧電圧を与えているので、
中間の基準電圧ＶＲ２ないしＶｌ５を適当に変更し、コ
ンパレータＣないしＣ７の分圧電圧入力に与えられる分
圧電圧を等間隔でない適当な間隔に設定することにより
、光電変換時に生じるγ特性を補正することができ、入
力濃度の小さい場所での出力濃度の識別か容易に可能に
なる。
ンバータ２内のコンパレータ群３内のコンパレータＣな
いしＣ７の分圧電圧入力に、分圧器３の両端の基準電圧
ＶＲＩ及びＶＨ２とそれらの中間の基準電圧ＶＲ２ない
しＶｌ５とによって決まる分圧電圧を与えているので、
中間の基準電圧ＶＲ２ないしＶｌ５を適当に変更し、コ
ンパレータＣないしＣ７の分圧電圧入力に与えられる分
圧電圧を等間隔でない適当な間隔に設定することにより
、光電変換時に生じるγ特性を補正することができ、入
力濃度の小さい場所での出力濃度の識別か容易に可能に
なる。
なお、この実施例では、中間の基準電圧ＶＲ２ないしＶ
ｌ５を用いて、コンパレータＣ１ないしＣ７の分圧電圧
入力に与えられる分圧電圧を等間隔でない適当な間隔に
設定したが、中間の基準電圧ＶＲ２ないしＶｌ５を用い
ず（すなわち基準電圧入力端子ｖ２ないしＶ５を設けず
）、並列型Ａ／Ｄコンバータ２内の分圧器３内の分圧抵
抗Ｒ１ないしＲ８の抵抗値を適当に異なる値に設定する
ことにより、コンパレータＣないしＣ７の分圧電圧入力
に与えられる分圧電圧を等間隔でない適当な間隔に設定
するようにしても良い。
ｌ５を用いて、コンパレータＣ１ないしＣ７の分圧電圧
入力に与えられる分圧電圧を等間隔でない適当な間隔に
設定したが、中間の基準電圧ＶＲ２ないしＶｌ５を用い
ず（すなわち基準電圧入力端子ｖ２ないしＶ５を設けず
）、並列型Ａ／Ｄコンバータ２内の分圧器３内の分圧抵
抗Ｒ１ないしＲ８の抵抗値を適当に異なる値に設定する
ことにより、コンパレータＣないしＣ７の分圧電圧入力
に与えられる分圧電圧を等間隔でない適当な間隔に設定
するようにしても良い。
また、基準電圧入力端子ｖ１ないしｖ６にそれぞれｖ
１ ＞Ｖ２＞Ｖ３＞Ｖ４＞Ｖ５＞Ｖ６てＪ５るような基
準電圧を与える代わりに、基準電圧入力端子Ｖ１ないし
Ｖ６のうちの任意の基準電圧入力端子同志を抵抗を介し
て接続してもよい。
１ ＞Ｖ２＞Ｖ３＞Ｖ４＞Ｖ５＞Ｖ６てＪ５るような基
準電圧を与える代わりに、基準電圧入力端子Ｖ１ないし
Ｖ６のうちの任意の基準電圧入力端子同志を抵抗を介し
て接続してもよい。
さらに、この並列型Ａ／Ｄコンバータ２は、イメージセ
ンサの光電変換時のγ特性の補正だけてなく、アナログ
入力信号ＡＩＮが非線形でありそれに対し何らかの補正
を施す等の要求がある他のすべてのシステムに使用可能
である。
ンサの光電変換時のγ特性の補正だけてなく、アナログ
入力信号ＡＩＮが非線形でありそれに対し何らかの補正
を施す等の要求がある他のすべてのシステムに使用可能
である。
以上のように、この発明によれば、Ａ／Ｄコンバータ内
の複数のコンパレータの一方入力にアナログ信号を与え
、該コンパレータの他方入力に等間隔でない基準電圧を
与えているので、ハードウェアのロジック規模を大きく
することなく、非線形性を持つアナログ入力信号を補正
することが可能になるという効果がある。
の複数のコンパレータの一方入力にアナログ信号を与え
、該コンパレータの他方入力に等間隔でない基準電圧を
与えているので、ハードウェアのロジック規模を大きく
することなく、非線形性を持つアナログ入力信号を補正
することが可能になるという効果がある。
第１図はこの発明によるＡ／Ｄコンバータの一実施例を
示すブロック図、第２図はこの発明による光電変換特性
を示す特性図、第３図は従来のＡ／Ｄコンバータを示す
ブロック図、第４図は従来の光電変換特性を示す特性図
である。 図において、１は画像処理コントローラ、２は並列型Ａ
／Ｄコンバータ、３は分圧器、４はコンパレータ群、５
はエンコーダ、６は信号処理回路、Ａ１はアナログ信号
入力端子、ＶｌないしＶ６は基準電圧入力端子、Ｒ１な
いしＲ８は分圧抵抗、Ｃ１ないしＣ７はコンパレータで
ある。 なお、各図中同一符号は同一または相当部分を示す。
示すブロック図、第２図はこの発明による光電変換特性
を示す特性図、第３図は従来のＡ／Ｄコンバータを示す
ブロック図、第４図は従来の光電変換特性を示す特性図
である。 図において、１は画像処理コントローラ、２は並列型Ａ
／Ｄコンバータ、３は分圧器、４はコンパレータ群、５
はエンコーダ、６は信号処理回路、Ａ１はアナログ信号
入力端子、ＶｌないしＶ６は基準電圧入力端子、Ｒ１な
いしＲ８は分圧抵抗、Ｃ１ないしＣ７はコンパレータで
ある。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）Ａ／Ｄコンバータ内の複数のコンパレータの一方
入力にアナログ信号を与え、 前記コンパレータの他方入力に等間隔でない基準電圧を
与えることを特徴とするＡ／Ｄコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2272639A JPH04150227A (ja) | 1990-10-09 | 1990-10-09 | Ａ／ｄコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2272639A JPH04150227A (ja) | 1990-10-09 | 1990-10-09 | Ａ／ｄコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04150227A true JPH04150227A (ja) | 1992-05-22 |
Family
ID=17516728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2272639A Pending JPH04150227A (ja) | 1990-10-09 | 1990-10-09 | Ａ／ｄコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04150227A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007135099A (ja) * | 2005-11-11 | 2007-05-31 | Toshiba Corp | Ａｄ変換装置及び映像表示装置 |
-
1990
- 1990-10-09 JP JP2272639A patent/JPH04150227A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007135099A (ja) * | 2005-11-11 | 2007-05-31 | Toshiba Corp | Ａｄ変換装置及び映像表示装置 |
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