JPH041505B2

JPH041505B2 -

Info

Publication number: JPH041505B2
Application number: JP58132570A
Authority: JP
Inventors: Junichi Nishizawa
Original assignee: Individual
Current assignee: Individual
Priority date: 1983-07-20
Filing date: 1983-07-20
Publication date: 1992-01-13
Also published as: JPS5936960A

Description

【発明の詳細な説明】本発明は、絶縁ゲート型（IG）静電誘導トラ
ンジスタに関し、特にゲート容量を十分少なくし
た絶縁ゲート型（IG）静電誘導トランジスタ
（SIT）及びそれを用いた半導体記憶集積回路に
関する。

従来の電界効果トランジスタは、接合型、絶縁
ゲート型のいずれにおいても、ドレイン電流がド
レイン電圧の増加に対して次第に飽和する飽和型
の電流電圧特性を示していた。

一方、ドレイン電流がドレイン電圧の増加とと
もに増加し続ける静電誘導電界効果トランジスタ
（以後SITと称す。）が本発明者によつて発明され
（特許第968336号）、その後種々の発展がなされて
いる（特許第968337号他）。SITは従来の電界効
果トランジスタ（以後FETと称す。）に対して次
のような特徴を有している。

(1) 主動作領域の少なくとも一部において、ソー
ス、ドレイン間がパンチスルーしない状態即
ち、ソース、ゲート間に空乏状態にならない状
態が残つて、キヤリア注入状態が存在し、しか
もソースからピンチオフ点までの直列抵抗r_sと
固有の（真の）変換コンダクタンスG_nとの積
が１より小になるように選定された不純物密度
並びに諸寸法を有することにより、電流電圧特
性が不飽和特性を示すこと。

(2) 電流電圧特性が不飽和特性を示すことによ
り、高入力インピーダンス、低出力インピーダ
ンス素子として使用でき、しかも見掛上の変換
コンダクタンスG_nが大きくとれ、歪も小さく
できること。

(3) 出力電流が大きくとれ、所定の領域に高低抗
層を用いることにより耐圧を大きくすることも
でき、大電流、高耐圧の大出力用素子が得られ
ること。

(4) ゲート領域の密度を高不純物密度とでき、し
かもゲートの形状を小型にできるので、電極間
寄生容量及びゲート抵抗を減少させることがで
き、直列抵抗が小さいことと相まつて高周波
化、高速度化がはかれること。

(5) ゲートから延びる空乏層によりチヤンネルが
殆んど覆われるような状態にあるSITでは、き
わめて広いゲート電圧範囲にわたり、また、電
流電圧特性が殆んど指数関数則に従う低電流領
域はもとより、直列抵抗r_sやドレイン抵抗R_dの
効果により特性が指数関数則からずれ、ほとん
ど直線的な特性となる大電流領域まで含めたき
わめて広い、場合によつては、10桁以上の電流
範囲にわたり、増幅係数を殆んど一定に保つな
ど、きわめて歪の少ない動作が行なえること。

(6) 電流値がきわめて小さな領域になつても増幅
係数を殆んど一定に保てることから、低電流、
低消費電力状態において、きわめて優れたスイ
ツチング動作等が行なえること。

(7) 大電流状態の温度特性を負にできることから
熱暴走が起らないこと。また、殆んど温度特性
を持たない構造設計が行なえること。

(8) きわめて広い動作温度範囲にわたり、たとえ
ば200℃以上にわたり、増幅係数を一定に保て
ること。

(9) チヤンネル幅を狭くし、チヤンネルの不純物
密度を低くすることにより、ゲート電圧が零で
は殆んど電流が流れず、ゲートに順方向電圧が
加わつて始めて電流が流れるという高速度のエ
ンハンスメント・モードのスイツチング動作が
行なえること。

すなわち、SITは大電力、高耐圧、大電流、低
歪、低雑音、低消費電力高速度動作等いずれの面
においてもすぐれており、その温度特性をも含め
て、従来のバイポーラトランジスタ、電界効果ト
ランジスタにくらべて、優れた面のきわめて多い
トランジスタである。個別素子として、また集積
回路用素子としてその優秀さはすでに実証され、
各方面にあらたな応用分野を切り開いている。

特に集積回路に適用した場合、高入力インピー
ダンスであるので、駆動電流を必要とせず集積度
を高くでき、かつ不飽和型電流電圧特性を示して
変換コンダクタンスが大きいのでフアンアウト
（fan−out）数を多く取れる等の利点を有してい
る。

接合型SITの電流電圧特性の１例を第１図ａ，
ｂに示す。ゲート電圧だけでチヤンネルがピンチ
オフする１〜2V以上のゲート電圧では、ドレイ
ン電流I_dは、ゲート電圧V_g、ドレイン電圧V_dの
いずれに対しても低電流状態では殆んど指数関数
則に従つており、電流が大きくなつて直列抵抗に
よる負帰還作用が効果を持ち始めると指数関数則
からずれてくる。第１図ｂで電流の大きな領域が
点線で示されているのは、温度上昇をさけるため
にパルス測定された結果を示しているからであ
る。

エンハンスモード（Ｅモード）或いはエンハン
スモードとデイプレツシヨンモード（Ｄモード）
で動作する絶縁ゲート型静電誘導トランジスタの
基本的構造は、本願発明者が昭和52年１月11日出
願の「MOS、MIS静電誘導電界効果トランジス
タ」においてすでに明らかにしている。拡散電位
を含めたゲート電圧の影響がソース近傍で弱くな
るようにして、ソース領域近傍に電位障壁を生じ
させる手段として、具体的に五種類の構造を提案
している。すなわち、(1)ゲート電極（Alなどの
金属、もしくはポリシリコン等の低抵抗半導体）
がソース領域まで達していない構造、(2)ソース領
域近傍の絶縁層の厚さが一部厚くされた構造、(3)
ソース領域近傍のゲート電極金属が異種金属にな
つている構造、(4)ソース領域近傍でゲート電極下
の絶縁膜の一部が誘電率の小さいもので構成され
ている構造、及び(5)チヤンネルの不純物密度がソ
ース領域近傍で一部高くされている構造である。
これらの構造は平面構造として取り入れてもよい
し、半導体表面に切欠き（Ｖ型、Ｕ型等）を設
け、その側面に構成してもよい。いずれにして
も、主動作領域においてチヤンネル内のソース前
面に電位障壁が生じて多数キヤリア注入量制御動
作となり、不飽和型電流電圧特性を示す。しかし
ながら、これらの構造では、ゲート電極が殆んど
ソース領域からドレイン領域まで達していて、従
来型MOSFETの持つていた、ゲート容量（ゲー
トと基板の間の容量）が大きいこと、またゲー
ト・ドレイン間容量の大きいことによつて動作速
度が遅いこと、あるいはゲート・ドレイン間耐圧
が小さくて大電圧動作が向かないこと、等の欠点
が完全には克服されておらず、接合型SITにおけ
る低電力、高速度動作、あるいは大電圧、大電力
動作可能という特徴が必ずしも十分に発揮されな
いものになつていた。

本発明の目的は、上記の絶縁ゲート（IG）SIT
の欠点を克服して、ゲート容量及びゲート・ドレ
イン間容量が小さく、しかもゲート・ドレイン間
耐圧が大きくでき、低電力で高速度動作が行なえ
る構造の絶縁ゲート静電誘導トランジスタを提供
することであり、同時にまたこうした絶縁ゲート
静電誘導トランジスタを用いた低電力でしかも高
速度動作する半導体集積回路を提供することであ
る。

以下図面を参照して本発明を詳細に述べる。

IGSITにおいてゲート容量を減少させるために
は、当然のことながら、チヤンネル上に存在する
ゲート電極の面積を小さくするか、ゲート電極下
の絶縁層の厚さを厚くするかのいずれかである。
絶縁膜を厚くすると反転層を作つてチヤンネルを
導通状態にするに必要なゲートの印加電圧（しき
い値電圧）が高くなつて、動作特性上望ましいこ
とではない。残る方法は、ゲート電極を小さくす
ることだけである。ゲート容量を十分に小さくし
た構造の１実施例の断面図をｎチヤンネル型のも
ので第２図に示す。

第２図でn⁺領域５１，５４はそれぞれソース
領域、ドレイン領域であり、不純物密度は10¹⁷〜
10²¹cm^-3程度である。ｐ領域５２はソースからド
レイン側に注入される電子の量を制御するチヤン
ネル部となるところで、その不純物密度はチヤン
ネル長によるが10¹⁴〜10²⁰cm^-3程度である。この
領域の不純物密度は、主動作領域において、ソー
ス・ドレイン間がパンチスルーしないように、即
ち全領域がドレインから延びる空乏層によつて覆
われてしまわないように選定される。又その長さ
は数100Åから数μmである。p^-領域５３は、低不
純物密度領域で、ドレイン領域５４との拡散電位
だけでp^-領域全体が空乏層となるような寸法と
不純物密度を有している。たとえば不純物密度は
10¹¹〜10¹⁶cm^-3程度であり、チヤンネルからドレ
イン領域までの距離が長いほど低不純物密度にし
なければならない。５５は、SiO₂，Si₃N₄，
Al₂O₃等の絶縁層、あるいはこれらを複数個組み
合せた絶縁層である。５１′，５４′はそれぞれソ
ース、ドレインの金属電極である。５６はゲート
電極であり、Al等の金属でもよいし、ポリシリ
コン等の低抵抗率半導体でもよい。しかし、チヤ
ンネルが非常に短かくなつて、ゲート電極が細く
なつた場合には、ゲート電極の抵抗とゲート容量
から決る時定数が動作速度の限界を与えることに
なるから、金属電極であることが望ましく、しか
もその金属の厚さも厚いほど抵抗が小さくなつて
望ましい。ゲート電極下の絶縁層の厚さは、チヤ
ンネル長や動作モード（ＥモードかＥ／Ｄモー
ド）によつて変るが100Å程度から1000Å程度で
ある。同一材料、同一チヤンネル長であれば、Ｅ
モードで動作する場合は絶縁層の厚さは、Ｅ／Ｄ
モードで動作する場合に比べてやや厚い。ドレイ
ン電極にある正電圧が印加されており、さらにゲ
ート電極に正電圧が印加されて絶縁層に接するｐ
領域の表面近傍の電位が引き下げられると、この
電位障壁を越えて空乏層となつたp^-層に電子が
注入され、p^-層は電界によつてドリフトしドレ
イン領域に流れる。従つて、この構造で、流れる
電流はドレイン側に注入される電子の量によつて
殆んど決定するから、ソースから電位障壁までの
直列抵抗rsによる負帰還作用や、電位障壁からド
レインまでのドレイン抵抗の電圧効果が顕著にな
らない電流領域では、ドレイン電流はゲート電圧
Vg、ドレイン電圧Vdのいずれに対しても殆んど
指数関数則に従つてドレイン電流は流れることに
なる。チヤンネルとなるｐ領域の不純物密度を表
面近傍において表面から中に入るにつれて漸減す
るような分布にすればチヤンネルとなる反転層が
広くなつて直列抵抗が低下し、電流の立上りは急
峻になる。また、ドレイン側のp^-領域も同様で、
表面から中に入るほど不純物密度が低下していれ
ば注入された電子がより拡がつて流れて、ドレイ
ン抵抗を小さくする。第２図の構造でゲート容量
は十分小さくなるが、もう一つ絶縁ゲート（IG）
SITの動作速度を低下する大きな要因になつてい
るソース・基板間容量及びドレイン・基板間容量
は殆んど減少していない。勿論、ソースと基板を
同電位にして使用するときは、ソース・基板間容
量は動作に影響しないし、ドレインと基板を同電
位にすればドレイン・基板間容量は動作に影響し
ないが、ソースとドレインとのうち少なくとも一
方は電位変動をするのでその容量が動作速度を制
限する。ドレイン・基板間容量を減少させる構造
を第３図に示す。即ち、チヤンネルとなるべきｐ
領域６２は、ソース領域６１の周囲にのみ形成さ
れている。その厚さは、第２図と同様にソース・
ドレイン間がパンチスルーしてしまわないように
不純物密度とともに決定される。ｐ領域６２の厚
さ及び不純物密度は、p^-領域６３の不純物密度
及び厚さとの関連で決定される。ｐ領域６２の厚
さW₂、不純物密度N_A2、p^-領域６３の厚さW₁、
不純物密度N_A1として、ドレインに加える代表的
な電圧V_D、拡散電位Vbiとすると、ソース・ドレ
イン間がパンチスルーしない条件は、 V_D＋VbiqN_A1W₁ ²／2ε ＋qN_A2W₁ ²／2ε＋qN_A2W₁W₂／ε でほぼ与えられる。n⁺領域６４がドレイン、６
６がゲート電極である。各領域の不純物密度等
は、第２図の場合と同様である。ドレイン領域６
４はp^-領域６３と接しているから空乏層がp^-領
域６３に十分拡がつて、ドレイン・基板間容量は
非常に小さくできる。第３図の構造で、ドレイン
の電圧が高速で変化する場合には、p^-層での空
乏層の幅の変化が追随できず、電力消費の原因と
なる。従つて、非常に高速の動作をさせる場合に
は、第４図のようにp^-領域の下にさらにｐ領域
６７を設けて、ドレイン領域からの空乏層が殆ん
どの動作領域で、ｐ領域６７に到達しているよう
にすればよい。ｐ領域６７の不純物密度はp^-領
域６３の不純物密度より十分高く、10¹⁵〜10²⁰cm
^-3程度である。第５図は、イオン打込み等でソー
ス領域をドレイン側に延ばした構造の実施例を示
す。不純物密度や動作は第３図と殆んど同じであ
る。第３図と同様にドレインの空乏層幅の変化の
遅れが動作速度を限定するような場合には、第６
図のようにｐ領域７７を設けて、殆んどの動作状
態でドレインからの空乏層がｐ領域７７に到達す
るようにしておけばよい。いずれの構造でもドレ
インからチヤンネルまでのp^-領域は拡散電位だ
けで空乏層となるように不純物密度及び寸法が選
定されている。ゲート電極面積を小さくして容量
を減少させる構造は、勿論これに限るものではな
い。導電型を全く反転したｐチヤンネルでもよい
し、ソース、ゲート、ドレインの形状やチヤンネ
ルの形状も、勿論これに限るものではなく、各種
の変形がある。

ゲート電極面積を小さくしてゲート容量を十分
減少させた縦型のIG SITの断面構造例をｎチヤ
ンネルを例にして第７〜１０図に示す。

第７図でn⁺領域８１，８４はそれぞれソース、
ドレインであり、ｐ領域８２はチヤンネルとなる
べき領域、p^-領域８３は拡散電位だけで空乏層
となる領域、８５は絶縁層、８６はゲート電極で
ある。不純物密度等は前述のプレーナ型の場合と
同じである。ゲート電極により反転層が生じ始め
るとドレイン電流が流れ出す。第７図では、ゲー
ト・ソース間容量が大きくなる傾向にあるが、そ
れを改善した例が第８図であり、ゲート電極がチ
ヤンネルとなるｐ領域上に殆んど限定されている
以外は第７図と同じである。第９図では、ソース
が基板側に構成された例である。n⁺領域１０１，
１０４がそれぞれソース、ドレイン、ｐ領域１０
２がチヤンネルとなるべき領域、p^-領域１０３
は拡散電位だけで空乏層となる領域、１０５が絶
縁層、１０６はゲート電極である。第９図のＶ字
型構造をＵ字型構造にした例が第１０図である。
ゲート電極１１６が二つに分かれたことを除けば
原理的には第９図と同じである。勿論、ここでソ
ース・ゲート間容量が多少大きくなつてもよいの
であれば、二つのゲート電極はつながつていても
構わない。第７〜１０図では、ソースとドレイン
が広い面積で対向することになつて、高速動作を
目的として、ソース・ドレイン間距離が短くされ
た場合には、ソース・ドレイン間容量が大きくな
る傾向にあり、やはり高速動作の限界を与える要
素となつてくる。この困難を克服するには、ソー
スもしくはドレインの一方を小さく構成すればよ
い。その例を第１１〜１３図に示す。

第１１図、第１２図は、第７図、第８図の構造
において、ソース領域を小さく構成した場合であ
る。第１１図でn⁺領域１２１，１３１はソース、
１２４はドレイン、ｐ領域１２２，１３２はチヤ
ンネルとなる領域、p^-領域１２３は拡散電位だ
けで空乏層となる領域、１２５は絶縁層、１２
６，１３６はゲート電極、１２１′，１３２′はそ
れぞれソース、金属電極である。第１２図はＶ字
型切り込みが基板のn⁺まで到達している例を示
し、それ以外は、第１１図と同じである。第９図
のドレインを小さな領域１６４に形成した例が第
１３図である。第１１〜１３図のように構成する
ことにより、各種容量を十分小さく抑え、高速度
動作可能なIG SITを作れる。第７図ないし第１
３図に示された構造も、勿論これに限るものでは
なく、切り込みもＶ字、Ｕ字型に限るものではな
い。導電型を全く反転したｐチヤンネルでもよい
ことは勿論であるし、チヤンネルを多数備えたマ
ルチチヤンネル型にするのも容易である。大電力
動作を目的とする場合には、ドレインからチヤン
ネルまでのp^-領域を長くして耐圧を十分取るよ
うにすればよい。またこの時には、ある程度ドレ
イン電圧が加わつてp^-領域が全領域空乏層とな
るようにしても構わないから、拡散電位だけでは
p^-領域全体は空乏層とならないような長さ及び
不純物密度に選定してもよい。又こうした時に
は、ゲート電極がp^-領域上に相当はみだしてい
ても、いずれp^-領域は殆んどの動作状態で空乏
層となつているから、殆んど容量の増加にはなら
ない。勿論、集積回路内の低電力高速スイツチン
グ用等に用いるときにはドレイン電圧を印加しな
い状態で全領域空乏層となつている方が、わずか
なドレイン電圧で電流が流れるから多くの場合は
好都合である。もつとも、ある程度ドレイン電圧
が加わつてはじめて所望の電流が流れるようにす
るため、拡散電位だけでは一部空乏層とならない
領域がp^-領域に残るように設計する場合もある。
チヤンネル長が短く、ゲート電極下の絶縁層が薄
くて、しかも誘電率が大きく設定されれば、ゲー
トに加えられた電圧は殆んどチヤンネルとなる半
導体領域に加わるから、電位障壁を越えてドレイ
ン側に注入されるキヤリアの量はバイポーラトラ
ンジスタの場合にかなり近い値になる。

このような低電力、高速度で動作する本発明の
IG SITを半導体記憶装置として使用するならば、
その性能を一段と向上させることができる。以下
にその具体例を示す。

第１４図、第１５図は本発明IG SITを用いた
ダイナミツクRAMメモリセルの例である。

第１４図は一個のIG SIT３０３を使つて、容
量Ｃ３０４にメモリするメモリセルである。３０
１が書き込み読み出しのアドレス線（列線）、３
０２が書き込み読み出しのデータ線（行線）であ
る。書き込み、読み出しの速度はIG SITの変換
コンダクタンスをG_nとすると、殆んどＣ／G_nで
与えられる。本発明のIG SITのG_nはバイポーラ
トランジスタにかなり近い値にできるから、
MOS FETによるメモリセルより少なくとも一
桁以上高速の書き込み、読み出しが行える。第１
５図は、３個の本発明のSIT、３１５，３１６，
３１７を用いたメモリセルであり、３１１，３１
２は書き込み、読み出しアドレス線、３１３，３
１４はデータ読み出し線、書き込み線である。こ
の回路では、SIT３１６のゲート容量にメモリす
る方式であるから、この３１６のゲート容量は大
きいことが望ましい、又３１６は動作速度にそれ
ほど影響しないから、従来のIG SITでもよいし、
IG FETでもよい。

第１６図は、本発明のIG SITをスタテイツク
RAMメモリセルに応用した一例である。

３２１はアドレス線、３２２はデータ読み出し
線、３２３はデータ書き込み線、３２４乃至３２
９は本発明のIG SITである。特に動作速度を決
定する３２４，３２５，３２８，３２９のSITは
ゲート容量などの各容量を小さく設定し、gmも
大きくなるように設定するのがよい。３２６，３
２７は従来のSITでも、又従来のMOS FETでも
よい。第１６図の構成で、従来MOS FETで構
成されていたものより１桁程度以上書き込み読み
出し速度の速い動作が行える。RAMの回路構成
は勿論、これらに限るものではない。又、ｎチヤ
ンネルSITを主体に回路を構成したが、ｐチヤン
ネルでもよいことはいうまでもない。第１７図は
本発明のIG SITを相補型に構成した場合のスタ
テイツクRAMメモリセルの１例である。第１６
図のものに比べれば、相補型構成になつているこ
とから電力消費は極めて少なく、1/10程度に減少
している。３３１はアドレス線、３３２はデータ
読み出し線、３３３はデータ書き込み線、３３４
乃至３３９は本発明のIG SITである。

本発明のSITは、こうしたRAMばかりでなく、
ROM（Read Only Memory）にも、シフトレジ
スタにも、又浮遊ゲートなどを備えた不揮発性メ
モリにも応用できる。

以上述べたIG SIT及びそれを用いた記憶集積
回路は、全てこれまで公知の結晶技術、拡散技
術、イオン打ち込み技術、微細加工技術により製
造することができる。

本発明のIG SITは、ソース近傍のチヤンネル
となるべき狭い半導体領域の上に絶縁層を介して
ゲート電極を構成し、チヤンネルからドレインま
では高抵抗率領域になつていて実質的に空乏層化
しており、キヤリアはドリフト走行する。このよ
うに構成することにより、ゲート容量を十分小さ
くでき、又ドレイン・基板間容量を十分小さくで
きるうえに、変換コンダクタンスを大きくできる
から、極めて低電力かつ高速度で動作する。その
製造もそれほど複雑でないこととあいまつて、記
憶装置に応用された時、極めて顕著な性能向上を
もたらし、その工業的価値は非常に大きい。

【図面の簡単な説明】

第１図ａ及びｂは静電誘導トランジスタの１構
造例の動作特性図、第２図乃至第６図はそれぞれ
本発明の実施例によるIG SITの平面型構造の断
面図、第７図乃至第１０図はそれぞれ本発明の実
施例による切欠きゲート型IG SITの構造を示す
断面図、第１１図乃至第１３図は本発明の他の実
施例による切欠きゲート型IG SITの構造を示す
断面図、第１４図、第１５図はIG SITで構成し
たダイナミツクRAMメモリセルの１例の回路
図、第１６図はIG SITを用いたスタテイツク
RAMメモリセルの１例の回路図、第１７図は相
補型IG SITスタテイツクRAMメモリセルの１
例の回路図である。

Claims

【特許請求の範囲】

１所要本数のアドレス用列線及び所要本数の書
込み読み出し用行線の行列線から成るマトリツク
スの交点中、少なくとも一部に高不純物密度領域
からなるソース領域に隣接して反対導電型領域を
設け、さらに前記反対導電型と同導電型高抵抗領
域を、ソース領域と同じ導電型高不純物領域から
なるドレイン領域に隣接して配置し、ソースに近
い部分の表面上に絶縁物膜を介して前記反対導電
型領域にほぼ局在したゲート電極を設け、前記ド
レイン領域と前記高抵抗率反対導電型領域の拡散
電位で前記高抵抗率反対導電型領域は常に空乏化
しており、不飽和型電流電圧特性を示すべく不純
物密度及び諸寸法を選定した絶縁ゲート静電誘導
トランジスタを少なくとも一個含むメモリセルを
配置し、前記静電誘導トランジスタの少なくとも
一つのゲートが直接もしくは他の素子を介して前
記行線もしくは前記列線に接続されるよう構成し
た部分を少なくとも一部に含むことを特徴とする
半導体記憶装置。