JPS6323664B2

JPS6323664B2 -

Info

Publication number: JPS6323664B2
Application number: JP52118380A
Authority: JP
Inventors: Junichi Nishizawa; Tadahiro Oomi
Original assignee: Individual
Current assignee: Individual
Priority date: 1977-10-01
Filing date: 1977-10-01
Publication date: 1988-05-17
Also published as: JPS5451784A

Description

【発明の詳細な説明】本発明は、ゲート容量を十分少なくかつ導通時
の抵抗が小さくて不飽和型電流電圧特性を示す絶
縁ゲート型静電誘導トランジスタの新規な構造に
関する。

従来の電界効果トランジスタは、接合型、
MOS型のいずれにおいても、ドレイン電流がド
レイン電圧の増加に対して次第に飽和する飽和型
の電流・電圧特性を示している。

一方、ドレイン電流がドレイン電圧の増加とと
もに増加しつづける静電誘導電界効果トランジス
タ（以下SITと称す）が本願発明者の一人により
特公昭52−6076号「電界効果トランジスタ」、特
公昭52−17720号「電界効果トランジスタ」にお
いて提案された。

SITは大電力、高耐圧、大電流、低歪、低雑
音、低消費電力、高速度動作等いずれの面におい
ても優れており、その温度特性をも含めて、従来
のバイポーラトランジスタ及び電界効果トランジ
スタにくらべて、優れた面の極めて多いトランジ
スタである。個別素子として、又集積回路用素子
としてその優秀さはすでに実証され、各方面に新
たな応用分野を切り開いている。高入力インピー
ダンスであるため駆動に要する電力が小さく、か
つ次段と直結できることから集積度を高くでき、
不飽和型電流・電圧特性を示し、変換コンダクタ
ンスが大きく出力インピーダンスが小さいことか
ら、フアン・アウト（fan out）数を多く取れる
等集積回路に極めて適している。

エンハンスモード（Ｅモード）あるいはエンハ
ンスモードとデイプレツシヨンモード（Ｄモー
ド）で動作するMOS、MIS静電誘導トランジス
タの基本的構造は、本願発明者が特公昭58−
56270号「絶縁ゲート型静電誘導電界効果トラン
ジスタ及び集積回路装置」及び特公昭61−37799
号「半導体集積回路」、特公昭60−44833号「絶縁
ゲート型静電誘導トランジスタ」においてすでに
明らかにしている。

MOS、MIS SITなどの不飽和型電流電圧特性
を示す絶縁ゲート型トランジスタにおいてゲート
容量を減少させるためには、当然のことながら、
チヤンネル上に存在するゲート電極の面積を小さ
くするか、ゲート電極下の絶縁層の厚さを厚くす
るかのいずれかである。絶縁膜を厚くすると反転
層を作つてチヤンネルを導通状態にするに必要な
ゲートの印加電圧（閾値電圧）が高くなるし、ゲ
ート電圧の多くが、絶縁膜に加わつて効率が悪く
動作特性上望ましいことではない。残る方法は、
ゲート電極を小さくすることだけである。ゲート
容量を充分に小さくした構造例の断面図をｎチヤ
ンネル型のもので第１図に示す。

n⁺ドレイン領域５４，６４，７４側に挿入さ
れる高抵抗領域５３′，６３′，７３′はチヤンネ
ルとなる反対導電型領域５２，６２，７２との拡
散電位差により殆んど空乏層となるように不純物
密度とその長さは選定される。チヤンネルとなる
領域上のSiO₂、Si₃N₄、Al₂O₃等もしくはこれら
を組み合せた絶縁層５５，６５，７５は薄く設定
され、ゲート電極５６，６６，７６が設けられて
いる。絶縁層厚さは、100Åから数1000Åである。
第１図ｃ，ｅにおいて、ドレイン領域とｐ領域基
板の間も主動作領域で空乏層となるように距離が
設定されている。ソース前面の反対導電型領域の
作る電位障壁高さは絶縁層を介したゲート電圧と
ドレイン電圧とにより制御される。チヤンネル領
域の長さと不純物密度は、ドレイン電圧の増加に
つれて空乏層領域がチヤンネル領域にも延びてソ
ース前面の電位障壁を引き下げるように働くよう
になされている。すなわち、n⁺p接合で作られる
電子に対する電位障壁をドレイン電圧により制御
できるように空乏層がドレイン側からソース側に
延びるようになされている。極端な場合には、ド
レイン側からの空乏層が完全にソース領域に到達
して、ソース前面の電位障壁が殆んど無くなる場
合もある。チヤンネル領域の不純物密度にドレイ
ンに向うにつれて密度が低くなるような分布を持
たせることも、電位障壁のある固有ゲート位置を
ソース前面に近付けて、ソースから固有ゲートま
での直列抵抗を充分減少させて電流の立ち上りを
顕著にさせる。

第１図に示された構造のMOS、MIS SITなど
の不飽和型電流電圧特性を示す絶縁ゲート型トラ
ンジスタは、ドレイン電圧に対するドレイン電流
の立ち上りが早く起る特徴を有している。ゲート
電極が所要のチヤンネルの上だけに設けられてい
て面積が小さいためゲート・基板間容量、ゲー
ト・ドレイン間容量が極端に小さくなり、高速度
動作するに極めて適している。また、ゲート容量
が非常に小さくなるため駆動に要する電力が小さ
くなり、同一駆動能力を持つインバータや論理ゲ
ート、クロツクパルス発生器などから取れるフア
ン・アウト数が多くなる。また、ゲート電極下の
絶縁層を薄くするか、または誘電率を大きくする
などしてゲート電極に加わる電圧がほとんどチヤ
ンネル部の半導体に加わるようにすれば、ソース
からドレイン側に注入されるキヤリア量のゲート
電圧による制御は、バイポーラトランジスタに近
くなり、チヤンネル部の電位障壁を通り越えたキ
ヤリアのドレインまでの流れ方はバイポーラトラ
ンジスタとまつたく同じであるから、第１図の
MOS、MIS SITなどの不飽和型電流電圧特性を
示す絶縁ゲート型トランジスタの変換コンダクタ
ンスはバイポーラトランジスタの値に近く、極め
て大きな値とすることができ、かつ出力インピー
ダンスが小さいからフアン・アウト数を多くする
ことができる。しかしながら、従来のMOS、
MIS SITにおいてはチヤンネル領域がゲートの
近傍だけに限定されていないために（第１図中５
２，６２，７２等の領域）、ソースからチヤンネ
ルに注入されるキヤリアの一部がゲート電圧によ
つて制御されずに、変換コンダクタンス（Gm＝
2I_D／2V_G）の極大化が計られていない。

すなわち、キヤリアがゲートの近傍だけでな
く、ソース領域の底部等からもチヤンネル領域に
注入され、これらのキヤリアは、ゲート電圧によ
つて制御されないために、Gmの低下がおこつて
いるのである。

本発明の目的は、上記の欠点を補いゲート容
量、ドレイン容量が小さく変換コンダクタンスの
大きい不飽和型電流−電圧特性を示す絶縁ゲート
型トランジスタの新規な構造を提供することにあ
る。

まず、第２図に示すような金属１１３−絶縁層
１１２−半導体１１１から成るMOS構造の電位、
電界分布について簡単に述べる。絶縁層の厚さ
l₂、誘電率ε₂、半導体の不純物密度N_D、誘電率ε₁
とする。空間座標ｘを絶縁層・半導体の境界から
半導体に向けてとる。拡散電位も含めて、金属・
半導体間に加わる逆バイアス（半導体１１１がｎ
形であるこの例では負電圧）をV_aとし、絶縁層
に加わる電圧V₀、電界E₀、半導体内の電界Ｅ
（ｘ）、電位Ｖ（ｘ）、空乏層幅Ｗとすると、それぞ
れの値は、昭和52年７月10日(株)工業調査会より発
行された「半導体研究（13巻）」４章「タンネツ
ト」第93頁乃至第95頁で明らかにしたように、で与えられる。ただし、 Wa²＝2ε₁V_a／N_Dｅ、−ｅは単位電荷である。

絶縁層厚さをたとえば500ÅのSiO₂膜とする
と。N_D１×10¹⁵cm^-3以下であれば、1V以上の
Vaに対して80％以上の電圧が半導体に印加され、
半導体内の電位分布を制御する。当然のことなが
ら、N_Dが小さいほど半導体部に加わる電圧の割
合は増加し、より内部の電位まで制御されるよう
になる。絶縁層厚さをたとえば500ÅのSiO₂とす
ると、Va＝1Vとしたときの空乏層は、N_D＝１×
10¹³cm^-3、１×10¹⁴cm^-3、１×10¹⁵cm^-3に対して、
それぞれ11μｍ、3.5μｍ、1μｍ程度の深さまで到
達する。

もちろん、ゲートに加える逆バイアスが大きく
なつて半導体表面に反転層が生じて、ホールが存
在するようになれば、空乏層幅Ｗは前述した式の
値より小さくなる。表面からの空乏層が及ばない
ところの電流はゲートでは制御できないから、変
換コンダクタンスGmを大きくするためには、電
流の流れるところが、ゲートからの空乏層の及ぶ
範囲に限定されなければならない。すなわち、チ
ヤンネル領域をゲート電圧の及ぶ範囲の厚さにし
なければならない。例えば、上記の説明で明らか
な如くチヤンネル領域の不純物密度がN_D＝１×
10¹³cm^-3、１×10¹⁴cm^-3、１×10¹⁵cm^-3に対して、
少なくともチヤンネル領域のソース近傍の厚さを
11μｍ、3.5μｍ、1μｍより薄くした方がGmを大
きくできるということである。これを実現するた
めには、ソースからのキヤリアに対しての障壁の
高さをゲート近傍のみ低くして、そこをチヤンネ
ル領域とすることである。すなわち、ソースを
n⁺領域とすると、n⁺p^-接合における障壁高さの
方が、n⁺p接合の障壁高さより低くなるので、ゲ
ートの下のみn⁺p^-接合とし、ソースの下部はn⁺p
とすればよい。こうすると、n⁺p^-接合とn⁺p接合
が並列に配置されているのでキヤリアはn⁺p^-接
合の方に多く流れるようになる。そしてこのp^-
領域のチヤンネル領域の厚さは、先に述べた厚さ
にすれば、ソースからの注入キヤリアをゲート電
圧により効率よく制御ができ、Gmを大きくする
ことが可能なのである。このようにGmを大きく
すべく構成したMOS−SITの具体例をｎチヤン
ネルの場合を例にとつて、第３図により説明す
る。

n⁺領域１２１，１２３はソース、ドレイン領
域、p^-領域１２２はチヤンネルとなる領域、ｐ
領域１２５は基板、１２１′，１２３′はソース・
ドレインの電極、１２４はゲート電極である。１
２６は絶縁層であり、ゲート電極の下は薄くなさ
れている。各領域の不純物密度は、それぞれ１２
１，１２３：10¹⁷〜10²¹cm^-3、１２２：10¹³〜10¹⁶
cm^-3、１２５：10¹⁵〜10¹⁸cm^-3程度である。MOS
SITなどの不飽和型電流電圧特性を示す絶縁ゲー
ト型トランジスタは、ソース領域の多数キヤリア
が直接ドレイン側空乏層に注入されるデバイスで
あるから、ソース領域の密度は高い程望ましい。
ゲート電極の下の絶縁層厚さは薄くなされてお
り、100Åから数1000Åの範囲の所望の値に設定
される。領域１２２の不純物密度は、所定のドレ
イン電圧を印加すると容易にドレイン側から空乏
層が延びてソース近傍もしくはソース領域内に到
達し、ソース近傍のn⁺p接合により生じる電位障
壁を制御するような値に選定されている。この電
位障壁がゲートにより制御されることは前述した
通りである。ドレイン電圧の増加により電位障壁
高さは引き下げられるから、ソース側からドレイ
ン側にこの引き下げられた障壁を越えて注入され
る電子の量は増加する。障壁を越える電子の量
は、ほぼ指数関数的に支配されるから、低電流に
おいては、電流はゲート電圧に対しても、ドレイ
ン電圧に対しても指数関数則に従つて増加する。
ドレイン電流が大きくなるとソースから電位障壁
までの直列抵抗による負帰還作用が顕著になつ
て、電流電圧特性は指数関数則からずれる。もち
ろん、ドレイン側空乏層における空間電荷効果
も、非常に大きなドレイン電流になれば効いてく
る。ゲートの正電圧を深くして、表面に反転層が
生じるほどになると、抵抗的に流れる電流もドレ
イン電流に含まれてくる。第３図ａは、ソース・
ドレインがp^-領域中に作られた例である。集積
度が上がつて、隣り合う絶縁ゲート型トランジス
タのソースやドレインの間でパンチングスルーも
しくはパンチスルー電流が流れることを防ぐため
の構造が第３図ｂである。チヤンネル部とドレイ
ンのまわりが高抵抗p^-領域になつている。ドレ
インのまわりがp^-領域になつているのは、ドレ
インの容量を減少させるためである。基板は、ソ
ースと同電位に保たれて使われる場合が多い。そ
うすると、第３図ａ，ｂの場合、電子は基板から
はなれた表面近傍にだけ限定されて流れるように
なる。表面伝導の場合、移動度も小さく抵抗も大
きくなり易い。ソース側から注入された電子は、
表面からは離れて拡がつて流れた方が、移動度も
大きく抵抗も小さくなり易い、そのことを実現し
た例が第３図ｃである。すなわち、ドレイン側に
行くに従つて、p^-領域が広くなりかつｐ領域１
２５はドレイン領域に接していない構造になつて
いる。こうした構造では、抵抗が小さくなるだけ
ではなく、ドレイン容量も減少して高速度動作が
一層顕著になる。しかしながら第３図ａ〜ｃの例
における従来のMOS−SITにおいては、ソース
が高不純物密度のｐ領域に接しているのでソース
容量が大きい欠点があつた。

また、隣り合うSITのソースやドレイン間のパ
ンチングスルー電流が流れやすい欠点があつた。
本発明の目的は従来のMOS−SITの前述したよ
うな欠点を克服するためにさらに改良した構造を
提供するものである。

以下本発明の絶縁ゲート型静電誘導トランジス
タについて詳細に説明する。

第４図に本発明の絶縁ゲート型静電誘導トラン
ジスタの具体例の断面図を示す。n⁺領域１２１，
１２３はソース、ドレイン領域、ｐ領域１２２は
チヤンネルとなる領域、ｐ領域１２２′はｐ領域
１２２よりは不純物密度は高いが、p⁺基板１２
５′よりは不純物密度が低い領域、n^-領域１２
２″はドレイン側に挿入された高抵抗層である。
１２１′，１２４，１２３′はそれぞれソース電
極、ゲート電極、ドレイン電極で、１２６は絶縁
層で、ゲート電極の下は薄くなされている。各領
域の不純物密度は、それぞれ、１２１，１２３：
10¹⁷〜10²¹cm^-3、１２２：10¹⁴〜10¹⁶cm^-3、１２
２′：10¹⁵〜10¹⁸cm^-3、１２２″：10¹²〜10¹⁵cm^-3、
１２５′：10¹⁷〜10²⁰cm^-3程度である。第４図の例
はソース領域１２１が高不純物密度のp^-領域１
２５′に直接接触せず、１２５′よりは低不純物密
度のｐ領域１２２′と接しているためにソース容
量も第３図ａ〜ｃに示した従来のMOS−SITに
比して小さくなつている。ドレイン側とドレイン
と同導電型の高抵抗領域すなわち補助ドレイン領
域が設けられていて、ドレイン容量は小さく、ソ
ース側から注入された電子は、n^-領域の上にゲ
ート電極が設けられていないから、表面から相当
離れた所まで拡がつて流れるようになる。チヤン
ネルとなるｐ領域はソース近傍にのみ設けられ、
第３図ａ〜ｃのものにくらべれば不純物密度は高
くなされている。ドレインに電圧が印加される
と、ｐ領域に空乏層が延びてソース近傍もしくは
ソース領域内に到達するようになされている。こ
の構造のものは、抵抗が小さくて電流が流れ易
く、かつドレイン容量、ゲート容量が小さいの
で、変換コンダクタンスの大きいこととあいまつ
て高速度動作に適している。第３図のソース近傍
のキヤリアが流れる深さは、ゲート電圧の影響
が、及ぶ範囲になされていることはもちろんであ
る。注入されたキヤリアを表面から離れた所を伝
導させるべくゲート電極がソース近傍にだけ設け
られているから、ドレイン領域に近い側ではゲー
ト電極により表面電位が引き下げられてその部分
をキヤリアが流れるということがなくなり、結晶
内部にキヤリアが拡がつて流れる。隣り合うSIT
のソースやドレイン間にパンチングスルーもしく
はパンチスルー電流は比較的高不純物密度のｐ領
域１２２′の効果により非常に小さくなつている。

本発明のMOS、MIS SITなどの不飽和型電流
電圧特性を示す絶縁ゲート型トランジスタで反転
層が生じる方向にゲート電圧を印加したときに、
キヤリアの注入は表面でもつとも激しく起るが、
チヤンネルが比較的高抵抗領域で作られているか
ら、注入されるキヤリアの空間電荷効果により実
質的にチヤンネル幅が拡がり、広い面積に亘り、
有効にキヤリアが注入される。

本発明のMOS、MIS SITなどの不飽和型電流
電圧特性を示す絶縁ゲート型トランジスタが、集
積回路（ロジツクやメモリ）に応用できること
は、たとえば、特公昭60−44833号「絶縁ゲート
型静電誘導トランジスタ」に述べられている通り
である。NORゲート・NANDゲート、相補型回
路等すべて構成できる。構成時の回路構成はそれ
らに述べられている。

たとえば、相補型回路については、特公昭60−
44833号の第７図、相補型構成のスタテイツク
RAMは同第１４図に示されている。同じく、
NANDゲートの例が第８図ｂ、第９図ｂ、NOR
ゲートの例が第８図ａ及び第９図ｂに示されてい
る。いずれの回路構成においても、ゲート容量が
小さく、変換コンダクタンスが大きく、かつ導通
時の出力インピーダンスが小さくなされた、本発
明の絶縁ゲート型トランジスタの特長が充分生か
されて、きわめて高速度の動作が行えることにな
る。

本発明のMOS、MIS SITなどの不飽和型電流
電圧特性を示す絶縁ゲート型トランジスタの構造
は、第４図に示した実施例に限られるものではな
い。導電型をまつたく反転したものでもよいし、
pp^-境界の形状もこうしたものに限らない。要す
るに、ソースからドレインに至るチヤンネル中
に、主動作状態で電位障壁がソース直前もしくは
近傍に生じていて、その電位障壁高さが、ゲート
電圧、ドレイン電圧によつて有効に制御され、極
端な場合には殆んど無くなるような構造なら如何
なるものでもよいのである。たとえば、半導体基
板にＶ字型やＵ字型の切り込み領域を設けた表面
に沿つて、構成してもよいのである。このように
Ｖ字型やＵ字型に切り込まれた領域に沿つてゲー
トが設けられる場合には、ソース領域及びドレイ
ン領域は、第３図や第４図のように半導体基板の
同一主表面に設けることはできない。どちらか一
方の領域は、反対側主表面に設けるか、あるいは
基板中の埋込み領域として形成される。第４図に
おいてチヤンネルを構成するp^-領域１２２の不
純物密度がドレインからソースに向うに従つて高
くなるように構成しているので、ソース直前もし
くは近傍に電位障壁を作りしかも、そのピークが
鋭くできて有効である。p⁺領域１２５′の不純物
密度もドレインからソースに向うに従つて高くな
るように構成すればさらにその効果は大きくな
る。

以上述べたMOS、MIS SITなどの不飽和型電
流電圧特性を示す絶縁ゲート型トランジスタは、
全てこれまで公知の結晶技術、拡散技術、イオン
打ち込み技術、微細加工技術、選択拡散、選択エ
ツチング、選択成長、選択酸化等により製造する
ことができる。

本発明のMOS、MIS SITなどの不飽和型電流
電圧特性を示す絶縁ゲート型トランジスタは、ソ
ース近傍のチヤンネルとなるべき領域に主動作状
態で電位障壁（固有ゲート）が生じる構造になさ
れており、固有ゲートからドレインまでは高抵抗
領域になつていて空乏層化しており、キヤリアは
ドリフト走行する。チヤンネル部は、ゲートによ
る電位制御が有効に効果を持つような寸法と不純
物密度になされている。特に本発明では、チヤン
ネル領域とソース領域の下部にチヤンネル領域と
同導電型で、かつ、チヤンネル領域の不純物密度
より高い周辺領域を設けたことにより、従来の
MOS−SITに比べて、更にGmを大きくした。
又、少なくともチヤンネル領域の一部において、
ゲートに印加されるゲート電圧によつてチヤンネ
ル領域の厚さ方向が空乏化される如く、不純物密
度、寸法を製作することによつてもGmが大きく
なる。このように構成することにより、ゲート容
量を充分小さくでき、又ソース・基板間容量およ
びドレイン・基板間容量を充分小さくできる上
に、小さなドレイン電圧で充分大きな電流が立ち
上がり変換コンダクタンスを大きくでき、かつ出
力インピーダンスが小さいから、極めて低電力か
つ高速度で動作する。さらに、ソースから注入さ
れた電子は表面から離れたバルク中を走行するの
で移動度が大きくきわめて高速で動作する。また
集積化した場合は隣り合うトランジスタのソース
やドレイン間でのパンチスルー電流も小さい。そ
の製造もそれほど複雑でないこととあいまつて、
論理回路、記憶装置に応用された時、極めて顕著
な性能向上をもたらし、その工業的価値は非常に
大きい。

【図面の簡単な説明】

第１図ａ乃至ｅは、従来のMOS、MIS SITの
一例の断面図、第２図はMIS構造を示す図、第３
図ａ，ｂ，ｃは従来の絶縁ゲート型トランジスタ
の例、第４図は本発明の絶縁ゲート型トランジス
タの実施例である。

Claims

【特許請求の範囲】１第１導電型高不純密度の半導体基板１２５′
と、前記半導体基板の上部の一部に形成された第
２導電型低不純物密度の第１の半導体領域１２
２″と、前記半導体基板の上部に、前記第１の半
導体領域の周囲を囲うように形成された前記基板
よりも低不純物密度の第１導電型の第２の半導体
領域１２２′と、前記第１の半導体領域の上部の
一部に形成された第２導電型高不純物密度の第３
の半導体領域１２３と、前記第２の半導体領域の
上部の一部に形成された第２導電型高不純物密度
の第４の半導体領域１２１と、前記第４の半導体
領域の周辺の上部を囲うように形成された前記第
２の半導体領域よりも低不純物密度の第１導電型
の第５の半導体領域１２２と、前記第５の半導体
領域の表面の一部に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上部に形成されたゲート電極
１２４と、前記第４の半導体領域の上部に形成さ
れたソース電極１２１′と、前記第３の半導体領
域の上部に形成されたドレイン電極１２３′とで
構成され、前記第４の半導体領域をソース領域、
前記第３の半導体領域をドレイン領域、前記第５
の半導体領域のドレイン領域に対向する部分をチ
ヤンネル領域とし、前記チヤンネル領域のソース
領域近傍に形成される電位障壁の高さを前記ゲー
ト電極に印加されるゲート電圧と、前記ドレイン
電極に印加されるドレイン電圧の両方によつて制
御し、指数関数則で示される不飽和電流−電圧特
性を示すことを特徴とした絶縁ゲート型トランジ
スタ。２前記チヤンネル領域の不純物密度をドレイン
領域側からソース領域に向うにしたがつて高くな
るようにしたことを特徴とする前記特許請求の範
囲第１項記載の絶縁ゲート型トランジスタ。