JPH041506B2 - - Google Patents
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- JPH041506B2 JPH041506B2 JP57116525A JP11652582A JPH041506B2 JP H041506 B2 JPH041506 B2 JP H041506B2 JP 57116525 A JP57116525 A JP 57116525A JP 11652582 A JP11652582 A JP 11652582A JP H041506 B2 JPH041506 B2 JP H041506B2
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- JP
- Japan
- Prior art keywords
- transistor
- transistors
- bird
- beak
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリに関し、特に酸物物層で
素子間分離されたバイポーラトランジスタからな
る半導体メモリに関する。
素子間分離されたバイポーラトランジスタからな
る半導体メモリに関する。
従来、半導体メモリは計算機等の制御及びデー
タ蓄積等に用いられ装置の性能向上に大きな役割
を果たしている。アクセス時間5ns以下の１〜
16kbの高速メモリには、シヨツトキダイオード
クランプ付マルチエミツタ型メモリセル（SBD
セル）が用いられている。一方、16〜64kbの大
容量メモリには、PNP負荷メモリセルが用いら
れている。また、半導体メモリは装置・システム
の大型化に伴ないシステム当りの記憶容量は増加
し、小記憶容量半導体メモリの多量使用から、大
記憶容量半導体メモリの少量使用へと変わりコス
ト・パーフオーマンスを向上させている。
タ蓄積等に用いられ装置の性能向上に大きな役割
を果たしている。アクセス時間5ns以下の１〜
16kbの高速メモリには、シヨツトキダイオード
クランプ付マルチエミツタ型メモリセル（SBD
セル）が用いられている。一方、16〜64kbの大
容量メモリには、PNP負荷メモリセルが用いら
れている。また、半導体メモリは装置・システム
の大型化に伴ないシステム当りの記憶容量は増加
し、小記憶容量半導体メモリの多量使用から、大
記憶容量半導体メモリの少量使用へと変わりコス
ト・パーフオーマンスを向上させている。
かかる大容量半導体メモリにおいては、一般に
記憶容量に比例してチツプ面積は大きくなるの
で、良品歩留り及び処理速度いわゆるアクセスタ
イムの低下を来すという問題点がある。
記憶容量に比例してチツプ面積は大きくなるの
で、良品歩留り及び処理速度いわゆるアクセスタ
イムの低下を来すという問題点がある。
第１図はシリコン半導体メモリの機能別トラン
ジスタ数を示したもので、周辺回路部の使用トラ
ンジスタは曲線１１で示すように記憶容量にかか
わらずほぼ一定であるが、メモリセル部は曲線１
２のように記憶容量に比例して増加することを表
わしている。また、第２図はシリコン半導体メモ
リの機能別のアクセスタイムの内訳で、アクセス
タイムの大部分は周辺回路伝搬時間で決定されて
いることが分る。従つて、高速動作可能で、かつ
歩留りの良いシリコン大容量半導体メモリを製造
するためには、第１図、第２図に示すように使用
トランジスタの多いメモリセル部の歩留りを向上
させること、及びアクセスタイムの大部分を占め
る周辺回路部の速度を向上させることが必要であ
る。
ジスタ数を示したもので、周辺回路部の使用トラ
ンジスタは曲線１１で示すように記憶容量にかか
わらずほぼ一定であるが、メモリセル部は曲線１
２のように記憶容量に比例して増加することを表
わしている。また、第２図はシリコン半導体メモ
リの機能別のアクセスタイムの内訳で、アクセス
タイムの大部分は周辺回路伝搬時間で決定されて
いることが分る。従つて、高速動作可能で、かつ
歩留りの良いシリコン大容量半導体メモリを製造
するためには、第１図、第２図に示すように使用
トランジスタの多いメモリセル部の歩留りを向上
させること、及びアクセスタイムの大部分を占め
る周辺回路部の速度を向上させることが必要であ
る。
ところで、シリコン半導体メモリを構成する絶
縁層によつて素子間分離されたトランジスタは良
く知られているように、窒化シリコン膜をマスク
として用い選択酸化方法により絶縁層となるシリ
コン酸化膜を形成するのであるが、酸化膜はマス
ク領域の下にも食い込み形成される。（この食い
込み形成された酸化膜はその形状からしてバー
ズ・ビークと呼ばれる）。このバーズ・ビークの
存在はメモリの特性を阻害するがこれを小さくし
ようとすると良品の歩留りを低下させてしまう。
縁層によつて素子間分離されたトランジスタは良
く知られているように、窒化シリコン膜をマスク
として用い選択酸化方法により絶縁層となるシリ
コン酸化膜を形成するのであるが、酸化膜はマス
ク領域の下にも食い込み形成される。（この食い
込み形成された酸化膜はその形状からしてバー
ズ・ビークと呼ばれる）。このバーズ・ビークの
存在はメモリの特性を阻害するがこれを小さくし
ようとすると良品の歩留りを低下させてしまう。
第３図は一従来例のバーズ・ビークの大きなシ
リコントランジスタの要部断面図である。Ｐ型シ
リコン基板３１上にＮ型埋込み層３２とバーズ・
ビークの大きなシリコン酸化膜３３で囲まれたＮ
型エピタキシヤルアイランド（コレクタ領域）３
４（このエピタキシヤル層はトランジスタを形成
する半導体基体を構成している。）とＰ型ベース
領域３５及びＮ型エミツタ領域３６からなつてい
る。ここでバーズ・ビークの大きさを、シリコン
酸化膜３３のエミツタ領域３６上の端部及びシリ
コン酸化膜３３がコレクタ領域３４の下面と接す
る点をとおりそれぞれ半導体基体の一主面に垂直
な面間の距離L1′として定義する。エミツタ領域
３６の形成はこのバーズ・ビークより十分離して
形成した方が歩留りは良好であるが、ベース・コ
レクタ接合容量（以下CBCと略す）及びコレク
タ・基板容量（以下CCS′と略す）が大きくなるの
で、アクセスタイムを増大させる原因となる。
リコントランジスタの要部断面図である。Ｐ型シ
リコン基板３１上にＮ型埋込み層３２とバーズ・
ビークの大きなシリコン酸化膜３３で囲まれたＮ
型エピタキシヤルアイランド（コレクタ領域）３
４（このエピタキシヤル層はトランジスタを形成
する半導体基体を構成している。）とＰ型ベース
領域３５及びＮ型エミツタ領域３６からなつてい
る。ここでバーズ・ビークの大きさを、シリコン
酸化膜３３のエミツタ領域３６上の端部及びシリ
コン酸化膜３３がコレクタ領域３４の下面と接す
る点をとおりそれぞれ半導体基体の一主面に垂直
な面間の距離L1′として定義する。エミツタ領域
３６の形成はこのバーズ・ビークより十分離して
形成した方が歩留りは良好であるが、ベース・コ
レクタ接合容量（以下CBCと略す）及びコレク
タ・基板容量（以下CCS′と略す）が大きくなるの
で、アクセスタイムを増大させる原因となる。
第４図は一従来のバーズ・ビークL′2の小さな
シリコントランジスタの要部断面図である。Ｐ型
シリコン基板４１上にＮ型埋込み層４２とバー
ズ・ビークの小さなシリコン酸化膜４３で囲まれ
たＮ型エピタキシヤルアイランド（コレクタ領
域）４４とＰ型ベース領域４５及びＮ型エミツタ
領域４６からなつている。エミツタ領域４６の形
成はバーズ・ビークより離して形成した方が良好
であるが、バーズ・ビークが小さいのでCBC及び
CCS′等は前記第３図トランジスタよりも小さくす
ることが可能であるが、エミツタの形成が難しく
コレクタ−エミツタ間またはベース・エミツタ間
リーク等により高歩留りは難しい。なお、第３
図、第４図において３７，４７はエミツタ電極で
ある。（ベース、コレクタ電極は別のところから
とり出され図示していない。
シリコントランジスタの要部断面図である。Ｐ型
シリコン基板４１上にＮ型埋込み層４２とバー
ズ・ビークの小さなシリコン酸化膜４３で囲まれ
たＮ型エピタキシヤルアイランド（コレクタ領
域）４４とＰ型ベース領域４５及びＮ型エミツタ
領域４６からなつている。エミツタ領域４６の形
成はバーズ・ビークより離して形成した方が良好
であるが、バーズ・ビークが小さいのでCBC及び
CCS′等は前記第３図トランジスタよりも小さくす
ることが可能であるが、エミツタの形成が難しく
コレクタ−エミツタ間またはベース・エミツタ間
リーク等により高歩留りは難しい。なお、第３
図、第４図において３７，４７はエミツタ電極で
ある。（ベース、コレクタ電極は別のところから
とり出され図示していない。
第５図は第３図および第４図のトランジスタを
各々独立に用いている従来のシリコン半導体メモ
リの構成例である。シリコン半導体基体５１上に
メモリセル部５２及び入出力回路等を含む周辺回
路部５３から構成される。また、全てのトランジ
スタは同一設計、同一工程で形成されるので、同
じ長さのバーズ・ビークを有することが特徴であ
る。従つて、従来の半導体メモリは第３図のバー
ズ・ビークの大きいトランジスタを用いたもので
は速度低下となり、又第４図のバーズ・ビークの
小さいトランジスタを用いたものでは高い良品歩
留りは期待できないという欠点を有している。
各々独立に用いている従来のシリコン半導体メモ
リの構成例である。シリコン半導体基体５１上に
メモリセル部５２及び入出力回路等を含む周辺回
路部５３から構成される。また、全てのトランジ
スタは同一設計、同一工程で形成されるので、同
じ長さのバーズ・ビークを有することが特徴であ
る。従つて、従来の半導体メモリは第３図のバー
ズ・ビークの大きいトランジスタを用いたもので
は速度低下となり、又第４図のバーズ・ビークの
小さいトランジスタを用いたものでは高い良品歩
留りは期待できないという欠点を有している。
本発明の目的は、歩留り向上のためには多量に
使用されるメモリセル部トランジスタ等は歩留り
の良好な構造を用い、速度に影響する周辺部回路
のトランジスタは高速動作の可能な構造のトラン
ジスタを用いることにより速度及び歩留り両者を
満足させる大容量の半導体メモリを提供すること
にある。
使用されるメモリセル部トランジスタ等は歩留り
の良好な構造を用い、速度に影響する周辺部回路
のトランジスタは高速動作の可能な構造のトラン
ジスタを用いることにより速度及び歩留り両者を
満足させる大容量の半導体メモリを提供すること
にある。
本発明のメモリは、半導体基体の一主面上に酸
化物層によつて分離されて形成されたトランジス
タからなる半導体メモリにおいて、前記トランジ
スタが前記酸化物層の前記トランジスタのエミツ
タ領域上の端部及び前記酸化物層が前記トランジ
スタのコレクタ領域の下面と接する点をとおりそ
れぞれ前記半導体基体の一主面に垂直な面間の距
離Ｌが相互にほぼ30％以上異なるところの二種類
のトランジスタからなることからなつている。
化物層によつて分離されて形成されたトランジス
タからなる半導体メモリにおいて、前記トランジ
スタが前記酸化物層の前記トランジスタのエミツ
タ領域上の端部及び前記酸化物層が前記トランジ
スタのコレクタ領域の下面と接する点をとおりそ
れぞれ前記半導体基体の一主面に垂直な面間の距
離Ｌが相互にほぼ30％以上異なるところの二種類
のトランジスタからなることからなつている。
次に、本発明について図面を参照して詳細に説
明する。
明する。
第６図は本発明の一実施例のチツプ構成図であ
る。Ｎ型シリコン基体６１上にメモリセル部６２
及び入出力回路等を含めた周辺回路部６３とから
なつている。そしてメモリセル部６２には第７図
にその一実施例を示すように、バーズ・ビークの
大きいL1トランジスタを用いており、一方周辺
回路部６３には第８図にその一実施例を示すよう
に、バーズ・ビークの小さいL2トランジスタを
用いている。第７図、第８図において、７１，８
１はＮ型シリコン基体、７２，８２はＮ型埋込み
層、７３，８３は絶縁分離用シリコン酸化膜、７
４，８４はＮ型エピタキシヤル・アイランド（コ
レクタ領域）、７５，８５はＰ型ベース領域、７
６，８６はＮ型エミツタ領域、７７，８７はエミ
ツタ電極である。
る。Ｎ型シリコン基体６１上にメモリセル部６２
及び入出力回路等を含めた周辺回路部６３とから
なつている。そしてメモリセル部６２には第７図
にその一実施例を示すように、バーズ・ビークの
大きいL1トランジスタを用いており、一方周辺
回路部６３には第８図にその一実施例を示すよう
に、バーズ・ビークの小さいL2トランジスタを
用いている。第７図、第８図において、７１，８
１はＮ型シリコン基体、７２，８２はＮ型埋込み
層、７３，８３は絶縁分離用シリコン酸化膜、７
４，８４はＮ型エピタキシヤル・アイランド（コ
レクタ領域）、７５，８５はＰ型ベース領域、７
６，８６はＮ型エミツタ領域、７７，８７はエミ
ツタ電極である。
すなわち、本実施例においては、前述の第１図
に示したように記憶容量に比例して使用数が増大
するためメモリチツプの良品歩留りを左右するメ
モリセル部６２には、高歩留りが期待されるバー
ズ・ビークの大きいトランジスタを用いていると
同時に、前述の第２図に示したようにメモリの速
度を規制する周辺回路部６３には、高速度が期待
されるバーズ・ビークの小さいトランジスタを用
いているので、従来のように高歩留りにしようと
すると速度特性が悪くなると言うことが無くな
り、高速度特性でかつ高歩留りの大容量の半導体
メモリが得られる。
に示したように記憶容量に比例して使用数が増大
するためメモリチツプの良品歩留りを左右するメ
モリセル部６２には、高歩留りが期待されるバー
ズ・ビークの大きいトランジスタを用いていると
同時に、前述の第２図に示したようにメモリの速
度を規制する周辺回路部６３には、高速度が期待
されるバーズ・ビークの小さいトランジスタを用
いているので、従来のように高歩留りにしようと
すると速度特性が悪くなると言うことが無くな
り、高速度特性でかつ高歩留りの大容量の半導体
メモリが得られる。
ところで、本実施例のこの効果を確実なものと
するためには、バーズ・ビークの大きさの差があ
る程度以上でなければならない。第９図はバー
ズ・ビークの大きさの異なる二種類のトランジス
タのバーズ・ビークの大きさの比（L2／L1）（第
７図、第８図参照）とメモリの歩留り及びアクセ
スタイムTAAとの関係の一例を示したものであ
る。すなわちL2／L1が小さくなると歩留りが低
下するとともに、アクセスタイムも小さくなる。
例えばL2／L1＝70（％）で、歩留りは約85％から
約55％へと低下し、アクセスタイムは１から0.6
まで小さくなつている。そこで、前述の実施例に
おいてはL2／L1＝70％（すなわち相互に30％異
なる）に選んであるので、アクセスタイムは従来
の１に対して0.6と高速でかつ歩留りは約85％と
高歩留りのメモリが得られる。このようにL2／
L1の値をほぼ70％以下とすれば、すなわちバー
ズ・ビークの大きさが相互にほぼ30％以上異なつ
ておれば、高速度特性でかつ高歩留りのメモリが
確実に得られることになる。
するためには、バーズ・ビークの大きさの差があ
る程度以上でなければならない。第９図はバー
ズ・ビークの大きさの異なる二種類のトランジス
タのバーズ・ビークの大きさの比（L2／L1）（第
７図、第８図参照）とメモリの歩留り及びアクセ
スタイムTAAとの関係の一例を示したものであ
る。すなわちL2／L1が小さくなると歩留りが低
下するとともに、アクセスタイムも小さくなる。
例えばL2／L1＝70（％）で、歩留りは約85％から
約55％へと低下し、アクセスタイムは１から0.6
まで小さくなつている。そこで、前述の実施例に
おいてはL2／L1＝70％（すなわち相互に30％異
なる）に選んであるので、アクセスタイムは従来
の１に対して0.6と高速でかつ歩留りは約85％と
高歩留りのメモリが得られる。このようにL2／
L1の値をほぼ70％以下とすれば、すなわちバー
ズ・ビークの大きさが相互にほぼ30％以上異なつ
ておれば、高速度特性でかつ高歩留りのメモリが
確実に得られることになる。
バーズビークの異なるトランジスタを同一の基
板に構成するための製造方法について、第７図お
よび第８図を参照して工程順に説明する。
板に構成するための製造方法について、第７図お
よび第８図を参照して工程順に説明する。
はじめにＰ型シリコン基板７１，８１上に選択
的にN+型埋込み層７２，８２を形成し、Ｎ型エ
ピタキシヤル層７４，８４を成長させる。
的にN+型埋込み層７２，８２を形成し、Ｎ型エ
ピタキシヤル層７４，８４を成長させる。
つぎに全面に酸化シリコン膜および窒化シリコ
ン膜を堆積し、メモリセル部の窒化シリコン膜を
選択エツチングしてから第１の熱酸化を行なつて
Ｎ型エピタキシヤル層７４の半分の厚さまで酸化
する。
ン膜を堆積し、メモリセル部の窒化シリコン膜を
選択エツチングしてから第１の熱酸化を行なつて
Ｎ型エピタキシヤル層７４の半分の厚さまで酸化
する。
つぎに周辺回路部の窒化シリコン膜、酸化シリ
コン膜およびＮ型エピタキシヤル層８４の半分の
厚さまでエツチングする。
コン膜およびＮ型エピタキシヤル層８４の半分の
厚さまでエツチングする。
つぎに第２の熱酸化を行なつてバーズビークの
異なる酸化シリコン膜３３，４３を形成する。
異なる酸化シリコン膜３３，４３を形成する。
このあと周知の製法によりベース、エミツタな
どを形成して素子部が完成する。
どを形成して素子部が完成する。
以上詳細に説明したとおり本発明によれば、チ
ツプの歩留りを規制するメモリセル部には作り易
いバーズ・ビークの大きいトランジスタを、メモ
リの処理速度を規制する周辺回路部には高速特性
が得られるバーズ・ビークの小さいトランジスタ
と、二種類のトランジスタを適材適所に用いてい
るので、高速度でかつ高歩留りの大容量の半導体
メモリを得ることができる。
ツプの歩留りを規制するメモリセル部には作り易
いバーズ・ビークの大きいトランジスタを、メモ
リの処理速度を規制する周辺回路部には高速特性
が得られるバーズ・ビークの小さいトランジスタ
と、二種類のトランジスタを適材適所に用いてい
るので、高速度でかつ高歩留りの大容量の半導体
メモリを得ることができる。
第１図はシリコン半導体メモリの機能別トラン
ジスタ数を、第２図はアクセスタイムの内訳けを
示す図、第３図、第４図、第５図は一従来例のシ
リコン半導体メモリの構成パターン図と使用トラ
ンジスタの要部断面図、第６図、第７図、、第８
図は本発明の一実施例のシリコン半導体メモリの
構成パターン図と使用トランジスタの要部断面
図、第９図は使用トランジスタのバーズ・ビーク
の大きさの比（L2／L1）と歩留り及びアクセス
タイムの関係図である。 ３１，４１，７１，８１……Ｐ型シリコン基
板、３２，４２，７２，８２……Ｎ型埋込み層、
３３，４３，７３，８３……シリコン酸化膜、３
４，４４，７４，８４……Ｎ型エピタキシヤルア
イランド（コレクタ領域）、３５，４５，７５，
８５……Ｐ型ベース領域、３６，４６，７６，８
６……Ｎ型エミツタ領域、５１，６１，……Ｎ型
シリコン半導体基体、５２，６２……メモリセル
部、５３，６３……周辺回路部、L1′，L2′，L1，
L2……バーズ・ビークの大きさ。
ジスタ数を、第２図はアクセスタイムの内訳けを
示す図、第３図、第４図、第５図は一従来例のシ
リコン半導体メモリの構成パターン図と使用トラ
ンジスタの要部断面図、第６図、第７図、、第８
図は本発明の一実施例のシリコン半導体メモリの
構成パターン図と使用トランジスタの要部断面
図、第９図は使用トランジスタのバーズ・ビーク
の大きさの比（L2／L1）と歩留り及びアクセス
タイムの関係図である。 ３１，４１，７１，８１……Ｐ型シリコン基
板、３２，４２，７２，８２……Ｎ型埋込み層、
３３，４３，７３，８３……シリコン酸化膜、３
４，４４，７４，８４……Ｎ型エピタキシヤルア
イランド（コレクタ領域）、３５，４５，７５，
８５……Ｐ型ベース領域、３６，４６，７６，８
６……Ｎ型エミツタ領域、５１，６１，……Ｎ型
シリコン半導体基体、５２，６２……メモリセル
部、５３，６３……周辺回路部、L1′，L2′，L1，
L2……バーズ・ビークの大きさ。
Claims (1)
- １ 半導体基体の一主面上に酸化物層によつて分
離されて形成されたトランジスタからなる半導体
メモリにおいて、前記トランジスタが前記酸化物
層の前記トランジスタのエミツタ領域上の端部及
び前記酸化物層が前記トランジスタのコレクタ領
域の下面と接する点をとおりそれぞれ前記半導体
基体の一主面に垂直な面間の距離L1およびL2が
相互にほぼ30％以上異なつていて、大なるL1の
トランジスタ及び小なるL2のトランジスタの二
種類のトランジスタからなり、メモリセル部が
L1のトランジスタで構成され、周辺回路部がL2
のトランジスタで構成されていることを特徴とす
る半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57116525A JPS596571A (ja) | 1982-07-05 | 1982-07-05 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57116525A JPS596571A (ja) | 1982-07-05 | 1982-07-05 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS596571A JPS596571A (ja) | 1984-01-13 |
| JPH041506B2 true JPH041506B2 (ja) | 1992-01-13 |
Family
ID=14689281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57116525A Granted JPS596571A (ja) | 1982-07-05 | 1982-07-05 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS596571A (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55127061A (en) * | 1979-03-26 | 1980-10-01 | Hitachi Ltd | Manufacture of semiconductor memory |
| JPS55158665A (en) * | 1979-05-30 | 1980-12-10 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory storage |
| JPS55158659A (en) * | 1979-05-30 | 1980-12-10 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory storage |
| JPS5648170A (en) * | 1979-09-28 | 1981-05-01 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory unit and its preparation |
-
1982
- 1982-07-05 JP JP57116525A patent/JPS596571A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS596571A (ja) | 1984-01-13 |
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