JPS596571A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS596571A JPS596571A JP57116525A JP11652582A JPS596571A JP S596571 A JPS596571 A JP S596571A JP 57116525 A JP57116525 A JP 57116525A JP 11652582 A JP11652582 A JP 11652582A JP S596571 A JPS596571 A JP S596571A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- semiconductor memory
- memory
- yield
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 230000015654 memory Effects 0.000 abstract description 21
- 230000002093 peripheral effect Effects 0.000 abstract description 13
- 210000003323 beak Anatomy 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract description 3
- 241000293849 Cordylanthus Species 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 229910052710 silicon Inorganic materials 0.000 description 17
- 239000010703 silicon Substances 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 230000007423 decrease Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体メモリに関し、特に酸物物層で素子間分
離されたバイポーラトランジスタからなる半導体メモリ
に関する。
離されたバイポーラトランジスタからなる半導体メモリ
に関する。
従来、半導体メモリは計算機等の制御及びデータ蓄積等
に用いられ装置の性能向上に大きな役割を果たしている
。また、半導体メモリは装置・システムの大型化に伴な
いシステム当シの記憶容量は増加し、小記憶容量半導体
メモリの多量使用から、大記憶容量半導体メモリの少量
使用へと変わシコスト・パーフォーマンスを向上させて
いる。
に用いられ装置の性能向上に大きな役割を果たしている
。また、半導体メモリは装置・システムの大型化に伴な
いシステム当シの記憶容量は増加し、小記憶容量半導体
メモリの多量使用から、大記憶容量半導体メモリの少量
使用へと変わシコスト・パーフォーマンスを向上させて
いる。
かかる大容量半導体メモリにおいては、一般に記憶容量
に比例してチップ面積は大きくなるので、良品歩留シ及
び処理速度いわゆるアクセスタイムの低下を来すという
問題点がある。
に比例してチップ面積は大きくなるので、良品歩留シ及
び処理速度いわゆるアクセスタイムの低下を来すという
問題点がある。
第１図はシリコン半導体メモリの機能別トランジスタ数
を示したもので、周辺回路部の使用トランジスタは曲線
１１で示すように記憶容量にかかわらずｒｘｔｔ一定で
あるが、メモリセル部は曲線１２のように記憶容量に比
例して増加することを表わしている。また１８２図はシ
リコン半導体メモリの機能別のアクセスタイムの内訳で
、アクセスタイムの大部分は周辺回路伝搬時間で決定さ
れていることが分る。従りて、高速動作可能で、かつ歩
留ルの良いシリコン大容量半導体メモリを製造するため
Ｋは、第１図、第２図に示すように使用トランジスタの
多いメモリセル部の歩留シを向上させること、及びアク
セスタイムの大部分を占める周辺回路部の速度を向上さ
せることが必要である。
を示したもので、周辺回路部の使用トランジスタは曲線
１１で示すように記憶容量にかかわらずｒｘｔｔ一定で
あるが、メモリセル部は曲線１２のように記憶容量に比
例して増加することを表わしている。また１８２図はシ
リコン半導体メモリの機能別のアクセスタイムの内訳で
、アクセスタイムの大部分は周辺回路伝搬時間で決定さ
れていることが分る。従りて、高速動作可能で、かつ歩
留ルの良いシリコン大容量半導体メモリを製造するため
Ｋは、第１図、第２図に示すように使用トランジスタの
多いメモリセル部の歩留シを向上させること、及びアク
セスタイムの大部分を占める周辺回路部の速度を向上さ
せることが必要である。
ところで、シリコン半導体メモリを構成する絶縁層によ
うて素子間分離されたトランジスタ鉱泉く知られている
ように、窒化シリコン膜をマスクとして用い選択酸化方
法によ）絶縁層となるシリコン酸化膜を形成するのであ
るが、酸化膜はマスク領域の下にも食い込み形成される
。（この食い込み形成された酸化膜はその形状からして
バーズ・ビークと呼ばれる）。このバーズ・ビークの存
在はメモリの特性を阻害するがこれを小さくしようとす
ると良品の歩留シを低下させてしまう。
うて素子間分離されたトランジスタ鉱泉く知られている
ように、窒化シリコン膜をマスクとして用い選択酸化方
法によ）絶縁層となるシリコン酸化膜を形成するのであ
るが、酸化膜はマスク領域の下にも食い込み形成される
。（この食い込み形成された酸化膜はその形状からして
バーズ・ビークと呼ばれる）。このバーズ・ビークの存
在はメモリの特性を阻害するがこれを小さくしようとす
ると良品の歩留シを低下させてしまう。
第３図は一従来例のバーズ・ビークの大きなシリコント
ランジスタの要部断面図である。Ｐ型シリコン基板３１
上にＮ型埋込み層３２とバーズ０ビークの大きなシリコ
ン酸化膜３３で囲まれ九Ｎ型エピタキシャルアイランド
（コレクタ領域）３４（このエピタキシャル層はトラン
ジスタを形改する半導体基体を構成している。）とＰ型
ベース領域３５及びＮ型エミッタ領域３６からなってい
る。
ランジスタの要部断面図である。Ｐ型シリコン基板３１
上にＮ型埋込み層３２とバーズ０ビークの大きなシリコ
ン酸化膜３３で囲まれ九Ｎ型エピタキシャルアイランド
（コレクタ領域）３４（このエピタキシャル層はトラン
ジスタを形改する半導体基体を構成している。）とＰ型
ベース領域３５及びＮ型エミッタ領域３６からなってい
る。
ここでバーズ・ビークの大きさを、シリコン酸化膜３３
のエミッタ領域３６上の端部及びシリコン酸化膜３３が
コレクタ領域３４の下面と接する点をとおシ゛それぞれ
半導体基体の一主面に垂直な面間の距離（Ｌ＋’）とし
て定義する。エミッタ領域３６の形成はこのバーズ・ビ
ークより十分離して形成した方が歩留シは良好であるが
、ペース−コレクタ接合容量（以下Ｃａｃと略す）及び
コレクタ・基板容量（以下Ｃｃｓ ’と略す）が大きく
なるので、アクセスタイムを増大させる原因とまる。
のエミッタ領域３６上の端部及びシリコン酸化膜３３が
コレクタ領域３４の下面と接する点をとおシ゛それぞれ
半導体基体の一主面に垂直な面間の距離（Ｌ＋’）とし
て定義する。エミッタ領域３６の形成はこのバーズ・ビ
ークより十分離して形成した方が歩留シは良好であるが
、ペース−コレクタ接合容量（以下Ｃａｃと略す）及び
コレクタ・基板容量（以下Ｃｃｓ ’と略す）が大きく
なるので、アクセスタイムを増大させる原因とまる。
第４図は一従来のバーズ・ビーク（Ｌ ’２）の小サナ
シリコツトランジスタの要部断面図である。
シリコツトランジスタの要部断面図である。
Ｐ型シリコン基板４１上ＫＮ型埋込み層４２とバーズ拳
ビークの小さなシリコン酸化膜４３で囲まれたＮ型エピ
タキシャルアイランド（コレクタ領域）４４とＰ型ベー
ス領域４５及びＮｌｌ１エミツタ領域４６からなってい
る。エミッタ領域４６の形成はバーズ拳ビークより離し
て形成した方が良好であるが、バーズ・ビークが小さい
のでＣＢＣ及びＣｃｓ’等は前記第３図トランジスタよ
シも小さくすることが可能であるが、エミッタの形成が
難しくコレクターエミッタ間また社ペース・エミッタ間
リーク等によｐ高歩留シは難しい。なお、第３図、第４
図において３７．４７はエミッタ電極である。（ペース
、コレクタ電極は別のところからとシ出され図示してい
ない。
ビークの小さなシリコン酸化膜４３で囲まれたＮ型エピ
タキシャルアイランド（コレクタ領域）４４とＰ型ベー
ス領域４５及びＮｌｌ１エミツタ領域４６からなってい
る。エミッタ領域４６の形成はバーズ拳ビークより離し
て形成した方が良好であるが、バーズ・ビークが小さい
のでＣＢＣ及びＣｃｓ’等は前記第３図トランジスタよ
シも小さくすることが可能であるが、エミッタの形成が
難しくコレクターエミッタ間また社ペース・エミッタ間
リーク等によｐ高歩留シは難しい。なお、第３図、第４
図において３７．４７はエミッタ電極である。（ペース
、コレクタ電極は別のところからとシ出され図示してい
ない。
第５図は第３図および第４図のトランジスタを各々独立
に用いている従来のシリコン半導体メモリの構成例であ
る。シリコン半導体基体５１上にメモリセル部５２及び
入出力回路等を含む周辺回路部５３かも構成される。ま
た、全てのトランジスタは同−設計、同一工程で形成さ
れるので、同じ長さのバーズ・ビークを有する仁とが特
徴である。従って、従来の半導体メモリは第３図のノク
ーズΦビークの大きいトランジスタを用いたものでは速
度低下となり、又第４図のバーズ−ビークの小さいトラ
ンジスタを用いたものでは高い良品歩留シは期待できな
いという欠点を有している。
に用いている従来のシリコン半導体メモリの構成例であ
る。シリコン半導体基体５１上にメモリセル部５２及び
入出力回路等を含む周辺回路部５３かも構成される。ま
た、全てのトランジスタは同−設計、同一工程で形成さ
れるので、同じ長さのバーズ・ビークを有する仁とが特
徴である。従って、従来の半導体メモリは第３図のノク
ーズΦビークの大きいトランジスタを用いたものでは速
度低下となり、又第４図のバーズ−ビークの小さいトラ
ンジスタを用いたものでは高い良品歩留シは期待できな
いという欠点を有している。
本発明の目的は、歩留ル向上のためには多量に使用され
るメモリセル部トランジスタ等は歩留シの良好な構造を
用い、速度に影響する周辺部回路のトランジスタは高速
動作の可能な構造のトランジスタを用いることによシ速
度及び歩留９両者を満足させる大容量の半導体メモリを
提供することにある、。
るメモリセル部トランジスタ等は歩留シの良好な構造を
用い、速度に影響する周辺部回路のトランジスタは高速
動作の可能な構造のトランジスタを用いることによシ速
度及び歩留９両者を満足させる大容量の半導体メモリを
提供することにある、。
本発明のメモリは、半導体基体の一主面上に酸化物層に
よって分離されて形成されたトランジスタからなる半導
体メモリにおいて、前記トランジスタが前記酸化物層の
前記トランジスタのエミッタ領域上の端部及び前記酸化
物層が前記トランジスタのコレクタ領域の下面と接する
点をとおシそれぞれ前記半導体基体の一主面に垂直な面
間の距離りが相互Ｋ）’Ｌｔ！３ｏ％以上異なるところ
の二種類ノトランシスタからなる仁とからなっている。
よって分離されて形成されたトランジスタからなる半導
体メモリにおいて、前記トランジスタが前記酸化物層の
前記トランジスタのエミッタ領域上の端部及び前記酸化
物層が前記トランジスタのコレクタ領域の下面と接する
点をとおシそれぞれ前記半導体基体の一主面に垂直な面
間の距離りが相互Ｋ）’Ｌｔ！３ｏ％以上異なるところ
の二種類ノトランシスタからなる仁とからなっている。
次に、本発明について図面を参照して詳細に説明する。
第６図は本発明の一実施例のチップ構成図である。Ｎ型
シリコン基体６１上にメそリセル部６２及び入出力回路
等を含めた周辺回路部６３とがらなっている。そしてメ
モリセル部６２には第７図にその一実施例を示すように
、バーズ・ビークの大きい（Ｌｌ））ランシスタを用い
ておシ、一方周辺回路部６３には第８図にその一実施例
を示すようＫ、パース・ビークの小さい（Ｌｇ ） ）
ランシスタを用いている。第７図、第８図において、・
７１゜８１はＮ型シリコン基体、７２．８２はＮ型埋込
み層、７３．８３は絶縁分離用シリコン酸化膜、７４．
８４はＮ型エピタキシャル・アイランド（コレクタ領域
）、７５．８５はＰ型ベース領域、７６゜８６はＮ型エ
ミッタ領域、７７．８７はエミッタ電極である。
シリコン基体６１上にメそリセル部６２及び入出力回路
等を含めた周辺回路部６３とがらなっている。そしてメ
モリセル部６２には第７図にその一実施例を示すように
、バーズ・ビークの大きい（Ｌｌ））ランシスタを用い
ておシ、一方周辺回路部６３には第８図にその一実施例
を示すようＫ、パース・ビークの小さい（Ｌｇ ） ）
ランシスタを用いている。第７図、第８図において、・
７１゜８１はＮ型シリコン基体、７２．８２はＮ型埋込
み層、７３．８３は絶縁分離用シリコン酸化膜、７４．
８４はＮ型エピタキシャル・アイランド（コレクタ領域
）、７５．８５はＰ型ベース領域、７６゜８６はＮ型エ
ミッタ領域、７７．８７はエミッタ電極である。
すなわち、本実施例においては、前述の第一図に示した
ように記憶容量に比例して使用数が増大するためメモリ
チップの良品歩留シを左右するメモリセル部６２には、
高歩留）が期待されるバーズ０ビークの大きいトランジ
スタを用いていると同時に１前述の第２図に示したよう
にメモリの速度を規制する周辺回路部６３には、高速度
が期待されるバーズ・ビークの小さいトランジスタを用
いているので、従来のように高歩留シにしようとすると
速度特性が悪くなると言うことが無くなシ、高速度特性
でかつ高歩留りの大容量の半導体メモリが得られる。
ように記憶容量に比例して使用数が増大するためメモリ
チップの良品歩留シを左右するメモリセル部６２には、
高歩留）が期待されるバーズ０ビークの大きいトランジ
スタを用いていると同時に１前述の第２図に示したよう
にメモリの速度を規制する周辺回路部６３には、高速度
が期待されるバーズ・ビークの小さいトランジスタを用
いているので、従来のように高歩留シにしようとすると
速度特性が悪くなると言うことが無くなシ、高速度特性
でかつ高歩留りの大容量の半導体メモリが得られる。
とζろで、本実施例のこの効果を確実なものとするため
には、バーズ・ビークの大きさの差がある程度以上でな
ければならない。第９図はバーズ・ビークの大きさの異
なる二種類のトランジスタαζズ・ビークの大きさの比
（Ｉ、２／Ｌｌ ） （第すなわちＬ２／Ｌｌが小さく
なると歩留シが低下するとともに、アクセスタイムも小
さくなる。例えばＬ２／Ｌｌ ＝７０ （％）で、歩留
シは約８５％から約５５％へと低下し、アクセスタイム
は１から０．６マで小さくなっている。そこで、前述の
実施例においてはＬｘ／Ｌｌ＝７０％（すなわち相互に
３０％異なる）に選んであるので、アクセスタイムは従
来の１に対して０．６と高速でかつ歩留りは約８５％と
高歩留シのメモリが得られる。このようにＬ ２ ／
Ｌ ｌの値をはげ７０％以下とすれば、すなわちバーズ
・ビークの大きさが相互にほぼ３０％以上異なっておれ
ば、高速度特性でかつ高歩留シのメモリが確実に得られ
ることに々る。
には、バーズ・ビークの大きさの差がある程度以上でな
ければならない。第９図はバーズ・ビークの大きさの異
なる二種類のトランジスタαζズ・ビークの大きさの比
（Ｉ、２／Ｌｌ ） （第すなわちＬ２／Ｌｌが小さく
なると歩留シが低下するとともに、アクセスタイムも小
さくなる。例えばＬ２／Ｌｌ ＝７０ （％）で、歩留
シは約８５％から約５５％へと低下し、アクセスタイム
は１から０．６マで小さくなっている。そこで、前述の
実施例においてはＬｘ／Ｌｌ＝７０％（すなわち相互に
３０％異なる）に選んであるので、アクセスタイムは従
来の１に対して０．６と高速でかつ歩留りは約８５％と
高歩留シのメモリが得られる。このようにＬ ２ ／
Ｌ ｌの値をはげ７０％以下とすれば、すなわちバーズ
・ビークの大きさが相互にほぼ３０％以上異なっておれ
ば、高速度特性でかつ高歩留シのメモリが確実に得られ
ることに々る。
以上詳細に説明したとおり本発明によれば、チップの歩
留シを規制するメモリセル部には作シ易いバーズ・ビー
クの大きいトランジスタを、メモリの処理速度を規制す
る周辺回路部には高速特性が得られるバーズ串ピークの
小さいトランジスタと、二種類のトランジスタを適材適
所に用いているので、高速度でかつ高歩留シの大容量の
半導体メモリを得ることができる。
留シを規制するメモリセル部には作シ易いバーズ・ビー
クの大きいトランジスタを、メモリの処理速度を規制す
る周辺回路部には高速特性が得られるバーズ串ピークの
小さいトランジスタと、二種類のトランジスタを適材適
所に用いているので、高速度でかつ高歩留シの大容量の
半導体メモリを得ることができる。
第１図はシリコン半導体メモリの機能別トランジスタ数
を、第２図はアクセスタイムの内訳けを示す図、第３図
、第４図、第５図は一従来例のシリコン半導体メモリの
構成パターン図と使用トランジスタの要部断面図、第６
図、第７図、第８図は本発明の一実施例のシリコン半導
体メモリの構成パターン図と使用トランジスタの要部断
面図、第９図は使用トランジスタのバーズ・ビークの大
きさの比（Ｌｘ／Ｌｘ）と歩留シ及びアクセスタイムの
関係図である。 ３１．４１，７１．８１・・・用Ｐ型シリコン基板、３
２ｅ４２．７２，８２・旧・・Ｎ型埋込み層、３３゜４
３．７３，８３・川・・シリコン酸化膜、３４．４４゜
７４．８４１・・・・・Ｎ型エピタキシャルアイランド
（コレクタ領域）％ ３５，４５，７５．８５・・・
・・・Ｐ型ベース領域、３６ 、４６ 、７６ 、８６
・・・・・・Ｎ型エミッタ領域、５１．６１・旧・・Ｎ
型シリコン半導体基体、５２．６２・・・・・・メモリ
セル部、５３．６３・・・・・・周辺回路部ｓ Ｌｌ
’ ＠ Ｌ ２’ ＋ Ｌ Ｉ Ｊ Ｌ ２・旧・・バ
ード・ビークの大きさ。 ３と槽２量（し化） 讐１図 了りｔ又夕仏め内訳 ｗＺ制 算＃函 ２
を、第２図はアクセスタイムの内訳けを示す図、第３図
、第４図、第５図は一従来例のシリコン半導体メモリの
構成パターン図と使用トランジスタの要部断面図、第６
図、第７図、第８図は本発明の一実施例のシリコン半導
体メモリの構成パターン図と使用トランジスタの要部断
面図、第９図は使用トランジスタのバーズ・ビークの大
きさの比（Ｌｘ／Ｌｘ）と歩留シ及びアクセスタイムの
関係図である。 ３１．４１，７１．８１・・・用Ｐ型シリコン基板、３
２ｅ４２．７２，８２・旧・・Ｎ型埋込み層、３３゜４
３．７３，８３・川・・シリコン酸化膜、３４．４４゜
７４．８４１・・・・・Ｎ型エピタキシャルアイランド
（コレクタ領域）％ ３５，４５，７５．８５・・・
・・・Ｐ型ベース領域、３６ 、４６ 、７６ 、８６
・・・・・・Ｎ型エミッタ領域、５１．６１・旧・・Ｎ
型シリコン半導体基体、５２．６２・・・・・・メモリ
セル部、５３．６３・・・・・・周辺回路部ｓ Ｌｌ
’ ＠ Ｌ ２’ ＋ Ｌ Ｉ Ｊ Ｌ ２・旧・・バ
ード・ビークの大きさ。 ３と槽２量（し化） 讐１図 了りｔ又夕仏め内訳 ｗＺ制 算＃函 ２
Claims (1)
- 【特許請求の範囲】 半導体基体の一生面上に酸化物層によって分離されて形
成されたトランジスタからなる半導体メモリにおいて、
前記トランジスタが前記酸化物層の前記トランジスタの
エミッタ領域上の端部及び前記酸化物層が前記トランジ
スタのコレクタ領域の下面と接する点をとおシそれぞれ
前記半導体基体の一生面に垂直な面間の距離りが相互に
ｉｔ！Ｌ’ａ。 ％以上具なるところの二種類のトランジスタからなるこ
とを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57116525A JPS596571A (ja) | 1982-07-05 | 1982-07-05 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57116525A JPS596571A (ja) | 1982-07-05 | 1982-07-05 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS596571A true JPS596571A (ja) | 1984-01-13 |
| JPH041506B2 JPH041506B2 (ja) | 1992-01-13 |
Family
ID=14689281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57116525A Granted JPS596571A (ja) | 1982-07-05 | 1982-07-05 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS596571A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55127061A (en) * | 1979-03-26 | 1980-10-01 | Hitachi Ltd | Manufacture of semiconductor memory |
| JPS55158665A (en) * | 1979-05-30 | 1980-12-10 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory storage |
| JPS55158659A (en) * | 1979-05-30 | 1980-12-10 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory storage |
| JPS5648170A (en) * | 1979-09-28 | 1981-05-01 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory unit and its preparation |
-
1982
- 1982-07-05 JP JP57116525A patent/JPS596571A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55127061A (en) * | 1979-03-26 | 1980-10-01 | Hitachi Ltd | Manufacture of semiconductor memory |
| JPS55158665A (en) * | 1979-05-30 | 1980-12-10 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory storage |
| JPS55158659A (en) * | 1979-05-30 | 1980-12-10 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory storage |
| JPS5648170A (en) * | 1979-09-28 | 1981-05-01 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory unit and its preparation |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH041506B2 (ja) | 1992-01-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS59201461A (ja) | 読み出し専用半導体記憶装置およびその製造方法 | |
| EP0043244A2 (en) | Single polycrystalline silicon static FET flip flop memory cell | |
| JPS61502649A (ja) | 埋込み酸化物アイソレ−シヨンと電源相互接続用低抵抗率基板を備えた集積回路 | |
| EP0097375A1 (en) | Three-dimensional semiconductor device | |
| JPH0650764B2 (ja) | 半導体デバイスとその製造方法 | |
| JPS596571A (ja) | 半導体メモリ | |
| JP3079369B2 (ja) | 半導体素子の製造方法 | |
| US4595942A (en) | Integrated circuit | |
| JPS5967666A (ja) | Ｒｏｍ | |
| JPS6153756A (ja) | 半導体装置 | |
| JP2926887B2 (ja) | 半導体記憶装置 | |
| JPS632152B2 (ja) | ||
| KR950012550B1 (ko) | 고집적용 nor형 메모리 셀 제조방법 | |
| JPS58102540A (ja) | 半導体装置およびその製造方法 | |
| JPS60176266A (ja) | 読出し専用メモリセル | |
| JPS5898955A (ja) | 集積化半導体装置 | |
| JPH065822A (ja) | ウェハスケール半導体不揮発性記憶装置とその書き込み方法 | |
| JPS61183954A (ja) | 読み出し専用半導体記憶装置の製造方法 | |
| JPS5867047A (ja) | 半導体集積回路装置の製造方法 | |
| JPS5879746A (ja) | 半導体集積回路 | |
| JPS61252655A (ja) | 半導体装置 | |
| JPS5943566A (ja) | 半導体メモリ装置 | |
| JPS5921180B2 (ja) | ハンドウタイメモリ | |
| JPS58132960A (ja) | 半導体記憶装置 | |
| JPH04130663A (ja) | 集積型半導体メモリ |