JPH04155289A - 時刻機構制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 パイプライン処理における時刻制御方式に関し、少ない
ハードウェア量で、時刻機構を構成することを目的とし
、 刻時パルスにより時刻データが更新される複数ノイドの
時刻機構と、基準時刻データを上位バイトｓ位と下位バ
イト単位りこ分けて２回のサイクルで書自込む書き込み
制御部と、時刻データを上位バイトｓと　　　位と下位
バイト単位に分けて２回のサイクルで読み出す読み出し
制御部とを備えたパイプライン処理に段　　　おける時
刻制御方式において、連続する２回の書き売　　　込み
処理における最初の書き込み開始と２回目の書を　　　
き込み終了までの書き込み期間に刻時パルスが入力され
ることを禁止する禁止パルス発生器と、書き込−・　　
期間に発生した刻時パルスが時刻機構に入力されな役　
　　いようにする保留し、書き込み終了後に時刻機構に
入力される保留パルス発生器とを備え、書き込み期間に
発生した刻時パルスを保留し、書き込み終了後に保留パ
ルスを時刻機構に入力して時刻データを正しく更新する
構成を持つ。

〔産業上の利用分野］ パイプライン処理によるコンピュータにおいて、時刻を
算出するための時刻制御方式に関する。

コンピュータにおける時刻の算出は、時刻機構１　　　
（時計に該当するもの）を備え、基準となる時刻のデー
タを書き込み（時計に時間をセットすることに該当する
）、一方時間測定の基準となる一定の時間間隔で発生す
る刻時パルスを時刻機構に入力することにより時刻デー
タを更新するようにしている。そして、時刻ｍ橋上の時
刻データを読み出して現在時刻を算出するようにしてい
る。

このような、時刻機構は、高速な処理を必要とするため
ハードウェアにより構成されているが、例えば８バイト
の記憶装置により構成する場合、８バイトのデータを８
バイトのバスでアクセスを行うことは少なくとも１２８
本の入出力ビンを必要とし、ハードうエアにおける■０
ビンの数が多くなり望ましくない。

そのため、従来は８バイトの時刻データの場合、時刻機
、横へのアクセスは４バイトニよす行い、８バイトの時
刻機構の外に４バイトの書き込みデータもしくは読み出
しデータを保持するレジスタを設け、例えば、書き込み
処理の場合、書き込みデータの上位４バイトを一時書き
込みレジスタに保持し、次のサイクルで送られて（る下
位４バイトの書き込みデータと共に、書き込みレジスタ
に保持していた上位４バイトの書き込みデータを読み出
して８バイトデータとして、時刻機構に書き込むように
していた。

上記のような従来の方法は、時刻ｆ１１横の外に別途に
レジスタを必要とし、ハードウェア量を増加させていた
。

本発明は、上記レジスタを必要とすることなく、簡単な
ハードウェアを付加するだけで、時刻Ｓｔ橋への４バイ
トアクセスにより時刻データの読み出し、書き込みを行
うことのできる時刻制御方式を従供するものである。

〔従来の技術〕

パイプライン処理における従来の時刻制御方式を第６図
ないし第８図により説明する。

第６図はメインパイプラインのブロックを示す図である
。

図は６段のステートからなる場合を示し、Ｄサイクルで
はオペコードがデコードされ、ＧＲスク、り（汎用レジ
スタスタック）よりアドレス計算用のデータが読み出さ
れＢＲ（ヘースレノスタ）、　　ＸＲ（インデンクスレ
ジスタ）にセットされる。ＡサイクルではＢＲ，ＸＲが
ＥＡＧ　（有効アドレス生成器）により加算され、有効
アドレスとしてＥＡＲ（有効アドレスレジスタ）にセッ
トされる。Ｔサイクルでは有効アドレスがＴＬＢ　（変
換索引緩衝機構）により実アドレスに変換されＲＡＲ（
実アドレスレジスタ）にセットされる。Ｂサイクルでは
実アドレスによりＬＢＳ　（ローカルバッファストレー
ジであって、主記憶データのコピーを保持し、高速にア
クセスするために設ける）からデータが読み出されＱＷ
Ｒ（オペランドレジスタ）にセントされる。

Ｅサイクルでは演算が実行され、結果がＲＷＲ（リザル
トワールドレジスタ）にセントされる。Ｗサイクルでは
結果を様々なレジスタに書き込む。これらレジスタはＲ
ＯＢ　（レジスタオペランドハス）によりＯＷＲに読み
出し、演算器におくることかできる。

またＯＷＲはストアデータバスにも接続されておりＯＷ
Ｒからこれらレジスタの内容を主記憶に格納することが
できる。

上記のような、パイプライン処理方式により、時刻機構
に基準時刻を書き込む場合、８バイトデータの時刻機構
への書き込みを、書き込みデータレジスタなしに、４バ
イトアクセスにより行うと、時刻機構上のデータを更新
してゆく刻時パルスは、書き込み制御信号と非同期であ
るため、例えば、８バイトデータのうち上位４バイトデ
ータを書き込んだのちに、下位４バイトデータを書き込
む間に、刻時パルスが時刻機構に入力され、正確に書き
込まれない場合がある。

例えば、書き込み前に、下位４バイトにオールゼロのデ
ータが書き込まれていた場合、データを書き込んだ後に
、下位４バイトのデータを書き込むまでの間に、刻時パ
ルスが入力されると、下位４バイトがオールゼロに書き
換えられるとともに桁上げにより上位４バイトのデータ
が書き換えられてしまう。

そのため、実際に書き込まれるデータと書き込もうとし
たデータの間に食い違いを生し誤差を生じることとなる
。

上位４バイトのデータを先に書き込む場合にも同様の問
題を生しることがある。

そこで、従来は、上位４バイトの書き込みデータを一時
保持する書き込みデータレジスタを設け、８バイトデー
タを時刻機構に書き込むに先立って、上位４バイトの書
き込みデータを書き込みレジスタに保持し、次のサイク
ルにより送られてくる下位４バイトの書き込みデータと
書き込みデータレジスタに保持した上位４バイトの書き
込みデータと共に、８バイトデータとして、同時に時刻
ｌ！構に書き込むようにしていた。

従来の時刻制御方式を第７図に示す。

図において、８０は４バイト書き込みデータバス、８１
は４バイトの書き込みデータレジスタ、８２は８バイト
データの書き込み制御部であってセレクタよりなるもの
、８３は８バイトの時刻機構であって、８バイトのレジ
スタよりなるもの、８５は４バイトの読み出しデータレ
ジスタ、８６は読み出し制御部、８７は４バイト読み出
しデータバス、８８は８バイトインクリメンタであって
、常時、時刻機構８２の時刻データが入力されていて時
刻機構に刻時パルスが入力される度に、時刻機構にセッ
トするもの、８９はオア回路であって、時刻機構８３の
書き込み制御信号（ＳＥＬ　　ＷＤ）もしくは刻時パル
ス（ＩＮＣＰＵＬＳＥ）を入力して時刻機構８３に入力
するものである。

ＣＥ　　ＷＤＲＨｌは４バイトの書き込みデータレジス
タの書き込み制御信号、ＳＥＬ　　ＷＤは８バイトの書
き込みデータの書き込み制御を行う書き込み制御信号、
ＩＮｃ　　ＰｔＪＬＳＥは刻時パルスであってハードウ
ェアにより起動されるものである。

ＣＥ　　ＲＤＲＨｌは時刻機構８３の上位４バイトのデ
ータを読み出して４バイトの読み出しデータレジスタ８
５に書き込むための制御信号、５ＥＬ−ＲＤ　　Ｈｌは
４バイトの読み出しデータレジスタ上を選択して４バイ
ト読み出しデータバスに乗せて出力するための制御信号
、ＳＥＬ　　ＲＤ　　ＬＯＷは時刻機構８３の下位４バ
イトのデータを選択して４バイト読み出しデータバスに
乗せて出力するための制御信号である。

なお、上記において、ＣＥ　　ＷＤＲＨｌ、ＳＥＬ　　
ＷＤ、　　ＣＥ　　ＲＤＲＨｌ、　　ＳＥＬ　　ＲＤ　
　Ｈｌ、ＳＥＬ　　ＲＤ　　ＬＯＷはマイクロプログラ
ムにより起動される信号である。

次に第７図に示す構成の動作を説明する。

先ず、時刻機構８３に時刻データを書き込む場合の動作
を考える。

８バイトの書き込みデータのうち、先ず上位４バイトの
データが４バイト書き込みバスにより送られてくるので
、書き込み制御信号ＣＥ　　ＷＤＲＨｌニヨ’）ｉｌｒ
ＢサレＴ　（ＣＥ　　ＷＤＲＨＩがオンニなる）、書き
込みデータレジスタ８１に書き込まれるそして次のマシ
ンサイクルで下位４バイトの書き込みデータが４バイト
書き込みデータバス８０により送られてくる。そのとき
、書き込ろ制御信号５ＥＬＷＤが書き込み制御部８２と
時刻機構８３に入力される（ＳＥＬ　　ＷＤがオンにな
る）、そこで、上位４バイトの書き込みデータレジスタ
８１上のデータが読み出され、同時に４バイト書き込み
データバス８０により送られてきた下位バイトの書き込
みデータが時刻機構８３に書き込まれる。

８バイトインクリメンタ８８には、時刻機構８３の時刻
データが入力され、１を加算する。そして、８バイトイ
ンクリメンタ上のデータ（常に時刻機構上のデータより
１多い）は、刻時パルスＩＮＣＰＵＬＳＥが時刻機構８
３に入力される度に、時刻機構８３にセットされる。

さらに、時刻を読み出す時は、最初、読み出し制御信号
ＣＥ　　ＲＤＲＨｌに制御されて（ＣＥ　　ＲＤＲＨｌ
がオンになる）時刻機構８３の上位バイトのデータが読
み出しレジスタに読み出され、その・　　とき同時に読
み出し制御信号ＳＥＬ　　ＲＤ　　ＬＯＷにより制御さ
れて（ＳＥＬ　　ＲＤ　　ＬＯＷがオンになる）、読み
出し制御部８６が下位４バイトのデータを選択して、４
バイトの読み出しデータバス上に乗せて転送する。そし
て、次のマシンサイクルにおいて、読み出し制御信号　
ＳＥＬ　　ＲＤ　　Ｈｌに制御されて（ＳＥＬ　　ＲＤ
　　Ｈｌがオンになる）、読み出し制御部８６が読み出
しデータレジスタ８５のデータを選択して上位４バイト
のデータを４バイト読み出しデータバス８７上に乗せら
れて転送する。

第８図に、従来の時刻制御方式のタイムチャートを示す
。

Ａ１のフローにおけるＷサイクルで、ＣＥ　　ＷＤＲＨ
ｌがオンになり、上位４バイトの書き込みデータが書き
込みデータレジスタに書き込まれる０次のＡ２フローの
Ｗサイクルにおいて、ＳＥＬ　　ＷＤがオンになり、下
位４バイトの書き込みデータが時刻機構に書き込まれる
と同時に、上位４バイトのデータが書き込みデータレジ
スタより読み出され、時刻機構に書き込まれる。

Ｂ１のフローにおけるＢサイクルにおいて、ＣＥＲＤＲ
Ｈｌがオンになり、上位４バイトの時刻機構上のデータ
が読み出しデータレジスタ上に読み出される。同時に、
ＳＥＬ　　ＲＤ　　ＬＯＷがオンになり、時刻機構上の
下位４バイトの読み出しデータが４バイト読み出しデー
タバス上に乗せられ、転送される０次のＢ２７０−のＢ
サイクルにおいて、ＳＥＬ　　ＲＤ　　Ｈｌがオンにな
り、読み出しデータレジスタ上の上位４バイトデータが
４バイト読み出しデータバス上に乗せられ、転送される
。

〔発明が解決しようとする課題］ 上記のような、従来の方法においては、４バイトの書き
込みレジスタおよび読み出しレジスタを必要とする。

４バイトのレジスタを追加するためには、パリティビッ
トを考慮して、合計３６ビノト分のラッチを必要とする
０通常１ラッチにつき８ゲ一ト程度を必要とするので、
従来の方法においては、４バイトの書き込みもしくは読
み出しレジスタ１つにつき約３００ゲート程度のハード
ウェア量を余分に必要としていた。

本発明は、少ないハードウェア量で、時刻機構を構成で
きる時刻制御方式を得ることを目的とする。

〔課題を解決するための手段〕

本発明は、書き込みデータレジスタおよび読み出しデー
タレジスタを用いることなく、８バイトの書き込みデー
タを書き込むための時刻機構へのアクセスおよび８バイ
トデータを読み出すための時刻機構へのアクセスを、４
バイトデータの書き込みもしくは読み出しにより、２回
に分けて行う。

そして、その間、刻時パルスが時刻機構に入力されるこ
とのないようにしく時計に時刻をセットする間、時計の
時刻更新を止める）、この間に、刻時パルスが入力され
ようとした場合には、これを保持し時刻機構への書き込
みデータの書き込み終了後（時計の時間セット終了後）
に、保留した刻時パルスにより時刻機構上のデータの更
新を行い、時刻機構上のデータが常に正しく保障される
ようにした。

第１図により本発明の詳細な説明する。

第１図は本発明の原理図である。

図において、１は時刻機構であって、例として８バイト
のレジスタにより構成され、刻時パルスが入力される度
に、保持しているデータを１づづ更新するもの（時計に
該当する）、２．２°はそれぞれ時刻機構１の上位バイ
トの部分と下位バイトの部分を示す。

３は書き込みデータバスであって、例として４バイトア
クセスするためのもの、４は上位バイト２の書き込み制
御を行う書き込み制御部であって、上位４バイトのデー
タを選択するセレクタであるもの、４゛は下位バイト２
°の書き込み制御を行う書き込み制御部であって、下位
４バイトのデータを選択するセレクタであるもの、６は
読み出しデータバスであって、例として４バイトデータ
アクセスによるもの、７は上位バイト２もくは下位バイ
ト２゛のデータを読み出しデータバスに乗せて、出力す
るための読み出し制御部である。

８は刻時パルス制御部であって、時刻機構ｌへのデータ
の書き込みもしくは読み出しの間に、時刻機構へ刻時パ
ルスが入力されてデータが更新されることを防止すると
ともに、その間に、刻時パルスを検出した場合には、そ
れを保持し時刻機構への書き込みデータの書き込み終了
後もしくは読み出し終了後に、保留した刻時パルスを時
刻機構に入力し、データを正しく更新するものである。

刻時パルス発生器は、保留パルス発生器（後述）と禁止
パルス発生器（後述）と、例としてオア回路とアンド回
路により構成されるものである。

９は刻時パルス発生器であって、時刻機構にその出力パ
ルスが入力されると、時刻機構のデータが１づつ加算さ
れて更新されるように作用するものである。刻時パルス
はマシンサイクルを定めるクロック信号の周期と比較し
て繰り返し周波数の低いものである。

１０は保留パルス発生器であって、刻時パルス（ＩＮＣ
ＰＵＬＳＥ）と時刻機構へのデータの書き込みもしくは
読み出しの間に刻時パルスが入力されることを防止する
ための禁止パルス（後述）を入力し、書き込みもしくは
読み出しの間に刻時パルスを検出した場合には、書き込
みもしくは読み出し動作終了後に時刻機構へ入力され、
時刻機構上のデータを更新する保留パルス（ＰＥＮＤ　
　ＰＵＬＳＥ）を発生するものであって、例として、ア
ンド回路とフリップフロップ回路により構成されるもの
である。

１１は禁止パルス発生器であって、例えば時刻機構への
データの書き込みの場合には、時刻機構１の上位バイト
２への書き込み制御信号と下位バイト２′への書き込み
制御信号を入力して、時刻機構１へのデータの書き込み
の間においては、刻時パルスが入力されることを防止す
るための禁止パルス（ＩＮＨＰＵＬＳＥ）を発生するも
のであって、例としてフリ、プフロップにより構成され
るものである。

１２はオア回路であって、刻時パルス（ＩＮＣ−ＰＵＬ
ＳＥ）と保留パルス発生器からの保留パルス（ＰＥＮＤ
　　ＰＵＬＳＥ）を入力とするもの、１３はアンド回路
であって、オア回路１２の出力が２度否定された信号と
禁止パルス発生器１１から出力される禁止パルスを否定
して入力とし、出力を時刻機構に人力するものである。

１４はアンド回路であって、刻時パルス（ＩＮＣＰＵＬ
ＳＥ）と禁止パルス（ＩＮＨＰＵＬＳＥ）を入力とする
もの、１４゛はアンド回路であって、禁止パルス（ＩＮ
ＨＰＵＬＳＥ）を一方の入力とし、他方の入力は常に１
とし、出力を否定することによりインバータとして機能
するようにしたもの、１５はフリップフロップ回路であ
って、アンド回路１４の出力をセット信号とし、アンド
回路１４゛の出力信号の否定をリセット信号とするもの
である。

ｌ６はフリップフロップ回路であって、例として時刻機
構へのデータの書き込み処理の場合、時刻機構１の上位
バイト２の書き込み制御信号（ＳＥＬ−ＷＤ　　Ｈｌ）
をセット信号とし、下位バイト２゛の書き込み制御信号
（ＳＥＬ　　ＷＤ　　ＬＯＷ）をリセット信号とし、禁
止パルス（ＩＮ）（ＰＵＬＳＥ）を出力するものである
。

１８．２４は時刻機構１の上位バイト２の書き込み制御
信号（ＳＥＬ　　ＷＤ　　Ｈｌ）、１９．２５は下位バ
イト２゛の書き込み制御信号（ＳＥＬ　　ＷＤＬＯＷ）
、２０は上位バイト２の読み出し制御信号（ＳＥＬ　　
ＲＤ　　Ｈｌ）、２１は下位バイト２′の読み出し制御
信号（ＳＥＬ　　ＲＤ　　ＬＯＷ）　、２３は刻時パル
ス（ＴＮＣＰｔＪＬＳＥ）、２６は禁止パルス（ＩＮＨ
ＰｔＪＬＳＥ）、２７は保留パルス（ＰＥＮＤ　　ＰＵ
ＬＳＥ）、２Ｂは刻時パルス制御部８の出力信号（刻時
パルスか保留パルスのいずれかである）であって、時刻
機構制御信号（ＴＣＬ）である。

なお、第１図の原理図においては、時刻機構のデータを
入力して１加算し、時刻データを更新するインクリメン
タは省略されている。

〔作用〕

第２図および第３図により本発明の詳細な説明する。必
要に応して第１図を参照する。

第２図は本発明の原理におけるタイムチャートであって
、時刻機構へデータを書き込む場合についての例を示す
ものである。

図において、（１）は時刻機構１の上位バイト２の書き
込み制御信号（ＳＥＬ　　ＷＤ　　Ｈｌ）、（２）は下
位バイト２°の書き込み制御信号（ＳＥＬ　　ＷＤ　　
ＬＯＷ）、（３）は刻時パルス（ＩＮＣＰＵＬＳＥ）、
（４）は禁止パルス（ＩＮＨＰＬＩＬＳＥ）　、（５）
は保留パルス（ＰＥＮＤ　　ＰＵＬＳＥ）、（６）は時
刻Ｉ！横制御信号（ＴＣＬ）、（力は保留パルス発生器
１０におけるフリップフロップ１５および禁止パルス発
生器１１におけるフリップフロップ１６の同期パルスで
ある。

時刻機構１の上位バイト２の書き込み制御部４へ書き込
み制御信号（ＳＥＬ　　ＷＤ　　ＨＴ）が入力されると
、同時に書き込み制御信号（ＳＥＬ　　ＷＤ−Ｈｌ）は
禁止パルス発生器１１のフリップフロップ１６にも入力
され、フリップフロップ１６がセントされ、Ｉ　Ｎ　Ｈ
−Ｐ　Ｕ　Ｌ　Ｓ　Ｅ　（４）が立ち上がる。同様に、
下位バイト２°の書き込み制御部４゛に下位バイトの書
き込み制御信号（ＳＥＬ　　ＷＤ　　ＬＯＷ）が入力さ
れると、同時に書き込み制御信号（ＳＥＬＷＤ　　ＬＯ
Ｗ）はフリップフロップ１６にも入力され、フリップフ
ロップ１６がリノセトされ、禁止パルス（４）（ＩＮＨ
ＰＵＬＳＥ）が立ち下がる。

そして、禁止パルスは、否定されてアンド回路１３に入
力され、時刻機構制御信号（ＴＣＬ）はアンド回路Ｉ３
の出力なので、禁止パルスがハイの間は、たとえ、（３
）の刻時パルス（ＩＮＣＰＬＩＬＳＥ）が発生しても、
時刻機構に入力されることはない。

一方、禁止パルス（ＩＮＨＰＵＬＳＥ）がハイの間に、
（３）のように刻時パルスが発生すると、保留パルス発
生器１０のフリップフロップ１５がセントされる。そし
て、フリップフロップ１５は禁止パルス（ＩＮＨＰＵＬ
ＳＥ）がハイからローに変わるときにリセントされるの
で、ＦＦ同期パルスに同期して保留パルス（５）（ＰＥ
ＮＤ　　ＰＵＬＳＥ）が立ち下がる。

そして、保留パルスのハイの状態は２度否定されて、ア
ンド回路１３に入力され、同時に、禁止パルス（ＩＮＨ
ＰｔＪＬＳＥ）の否定がアンド回路】３に入力されてい
るので、時刻機構へのデータの書き込みが終了して、禁
止パルスがハイからロー変わった時に、時刻機構制御信
号（ＴＣＬ）がローからハイに変化し、変化が時刻機構
へ入力されて、データ更新を保留されていた時刻ｉ積上
のデータが更新される。

なお、上記説明においては、時刻機構へのデータの書き
込みの場合について、説明したが、本発明は書き込み制
御信号（ＳＥＬ　　ＷＤ　　Ｈｌ、５ＥＬ−ＷＤ　　Ｌ
ＯＷ）を、読み出し制御信号（ＳＥＬ　　ＲＤ　　Ｈｌ
、ＳＥＬ　　ＲＤ　　ＬＯＷ）にすることにより、書き
込みの場合にも適用できるものである。

第３図により本発明の原理における書き込み、読み出し
の動作を説明する。

第３図は本発明の原理における書き込みと読み出しのタ
イムチャートを示す。

Ａ１のフローにおけるＷサイクルで、ＳＥＬ　　ＷＤＲ
Ｈｌがオンになり、上位４バイトの書き込みデータが書
き込み時刻機構の上位４バイトに書き込まれる０次のＡ
２フローのＷサイクルにおいて、ＳＥＬ　　ＷＤ　　Ｌ
ＯＷがオンになり、下位４パイトノ書き込みデータが時
刻機構に書き込まれる。

そして、下位４バイトの書き込み終了後に保留パルスが
時刻機構に入力され、８バイトインクリメンタの時刻更
新データが時刻機構にセットされる。

Ｂ１のフローにおけるＢサイクルにおいて、ＳＥＬ　　
ＲＤ　　ＨＩがオンになり、上位４バイトの時刻機構上
のデータが読み出されて４バイトの読み出しバス上に乗
せられる。次の８２フローのＢサイクル番こおいて、Ｓ
ＥＬ　　ＲＤ　　ＬＯＷがオンになり、読み出しデータ
レジスタ上の上位４バイトのデータが読み出され、４バ
イトの読み出しバス上に乗せられる。

そして、下位４バイトの時刻データの読み出しが終了す
ると、保留パルスが時刻機構に入力され、８バイトイン
クリメンタから時刻の更新データが時刻機構に取り出さ
れてセットされる。

〔実施例〕

第４図〜第５図により本発明き実施例を説明する。

第４図は、禁止パルス発生器と保留パルス発生器の実施
例を示す。

図（ａ）は禁止パルス発生器の実施例を示す。

図において、３０はオア回路であって、時刻機構の上位
バイト（以後単に上位バイトと称する）の書き込み制御
信号（ＳＥＬ　　ＷＤ　　Ｈｌ）もしくは上位バイトの
読み出し制御信号（ＳＥＬ　　ＲＤ　　ＨＩ）を入力す
るもの、３１は　オア回路であって、時刻機構の下位バ
イト（以後単に下位バイト称する）の書き込み制御信号
（Ｓ　Ｅ　Ｌ　　ＷＤ　　Ｌ　ＯＷ）もしくは下位バイ
トの読み出し制御信号（ＳＥＬ−ＲＤ　　ＬＯＷ）を入
力するものである。

３３は同期式のフリップフロップであって、上位バイト
の書き込み制御信号（ＳＥＬ　　ＷＤ　　Ｈｌ）もしく
は上位バイトの読み出し制御信号（ＳＥＬ−ＲＤ　　Ｈ
Ｊ）でセントされ、下位バイトの書き込み制御信号（Ｓ
ＥＬ　　ＷＤ　　ＬＯＷ）もしくは下位バイトの読み出
し制御信号（ＳＥＬ　　ＲＤ　　ＬＯＷ）でリセットさ
れるものである。

３２はオア回路であって、上位バイトの書き込み制御信
号（ＳＥＬ　　ＷＤ　　Ｈｌ）、上位バイトの読み出し
制御信号（ＳＥＬ　　ＲＤ　　Ｈｌ）、下位バイトの書
き込み制御信号（ＳＥＬ　　ＷＤ　　ＬＯＷ）、下位バ
イトの読み出し制御信号（ＳＥＬ　　ＲＤ　　ＬＯＷ）
およびフリップフロップ３３の出力を入力とするもので
ある。

図示の回路に、書き込み制御信号が入力された場合の動
作は第１図の禁止パルス発生器の場合と同しであり、読
み出しの場合も入力信号が異なるだけで同しように動作
するので説明は省略する。

第４図（ｂ）は保留パルス発生器の実施例を示す。

図において、３４はアンド回路であって、刻時パルス（
ＩＮＣＰＵＬＳＥ）と禁止パルス（ＩＮＨＰＵＬＳＥ）
を入力とするもの、３５はアンド回路であって、禁止パ
ルス（ＩＮＨＰＵＬＳＥ）を一方の入力とし、他方は常
に１の信号を入力し、出力を否定することによりインバ
ータとして機能するようにしたものである。

３６は同期式フリップフロップであって、アンド回路３
４の出力信号でセットされ、アンド回路３５の出力の否
定信号によりリセットされるものである。

図示の回路は第１図におけるものと同じ構成であるので
説明は省略する。

第５図は、本発明の実施例構成を示す。

図ζこおいて、４０は時刻機構（８バイト）、４１．４
１°はそれぞれ、時刻機構４０における上位４バイトの
部分と下位４バイトの部分である。

４２は書き込みデータバスであって、例として４バイト
アクセスするためのもの、４３は書き込みデータの上位
バイト部分の書き込み制御を行う書き込み制御部、４３
゛は書き込みデータの下位バイト部分の書き込み制御を
行う書き込み制御部、４５は上位バイト読み出し制御信
号およびは下位バイト読み出し制御信号にもとづいて、
上位バイトのデータおよび下位バイトのデータを４バイ
トのバスに乗せて出力するための制御部、４６は読み出
しデータバスであって、例として４バイトデータアクセ
スによるものである。

４７は８バイトインクリメンタであって、刻時パルス（
ＩＮＣＰＵＬＳＥ）もくは保留パルスが時刻機構に入力
されたとき時刻機構４０の時刻データを入力して１加真
し、時刻機構に更新された時刻データをセットするもの
である。

４７は刻時パルス制御部であって、時刻機構４０へのデ
ータの書き込みもしくは読み出しの開始から終了までの
間に、時刻機構の刻時パルスが入力されることを防止す
るとともに、この間に、刻時パルスを検出した場合には
、それを保持し時刻機構への書き込みデータの書き込み
終了後に、保留した刻時パルスを時刻機構に入力し、時
刻データを更新するものである。

なお、図において、保留パルス（ＰＥＮＤ　　ＰＵＬＳ
Ｅ）を発生する保留パルス発生器と禁止パルス（ＩＮＨ
ＰＵＬＳＥ）を発生する禁止パルス発生器は省略されて
いる。

４９はオア回路であって、上位バイトの書き込み制御信
号（ＳＥＬ　　ＷＤ　　Ｈｌ）と時刻機構書き込み制御
信号（ＴＣＬ）を入力するもの、５０はオア回路であっ
て、下位バイトの書き込み制御信号（ＳＥＬ　　ＷＤ　
　ＬＯＷ）と時刻機構書き込み制御信号（ＴＣＬ）を入
力するものである。

オア回路５１およびアンド回路５２は第１図における場
合と同じ動作をするものであるので説明は省略する。

図においては、刻時パルス制御部４８の入力制御信号は
書き込みの場合についての制御信号を示している。読み
出しの場合のは、オア回路４９の入力に上位バイトの読
み出し制御信号（ＳＥＬ　　ＷＤ　　ＨＩ）を入力し、
オア回路５０に下位バイト読み出し制御信号（ＳＥＬ　
　ＷＤ　　ＬＯＷ）を入力する。

図示の構成は第１図の構成と比較して、第１図では省略
された８バイトインクリメンタが図示されている点、お
よび図示の構成においては８バイト時刻機構へ制御信号
を入力するためのオア回路４９とオア回路５０が付加さ
れた点で異なるのみであるので、動作の説明は省略する
。

〔発明の効果〕

本発明によれば、時刻機構への書き込みもしくは読み出
しの８バイトデータを４バイトデータに分けて２回のア
クセスにより行う時刻制御方式を、少ないハードウェア
により実現することができる。

【図面の簡単な説明】

第１図は、本発明の原理図である。 第２図は、本発明の原理におけるタイムチャートを示す
図である。 第３回は、本発明の原理における書き込みと読み出しの
タイムチャートを示す図である。 第４図は、本発明の禁止パルス発生器と保留パルス発生
器の実施例を示す図である。 第５図は、本発明の実施例構成を示す図である。 第６図は、メインパイプラインのブロックを示す図であ
る。 第７図は、従来の時刻制御方式を示す図である。 第８図は、従来の時刻制御方式のタイムチャートを示す
図である。 図において、 ｌ　：時刻機構、 ２　：時刻機構における上位バイト、 ２゛　：時刻機構における下位バイト、３　：書き込み
データバス（４バイト）、４　：上位バイトの書き込み
制御部、 ４゛　：下位バイトの書き込み制御部、６　：読み出し
バス（４バイト）、 ７　：読み出しデータバスへの読み出し制御部、８　：
刻時パルス制御部、 ９　：刻時パルス発生器、 １０：保留パルス発生器、 １１：禁止パルス発生器、 １２：オア回路、 １３：アンド回路、 １４．１４’　　：アンド回路、 １５：フリップフロップ回路、 １６：フリップフロップ回路。

Claims (1)

1. 【特許請求の範囲】 １）時刻データを記憶する複数バイトの記憶装置よりな
   り、一定の時間周期の刻時パルスが入力される度に時刻
   データが更新される時刻機構（１）と、基準時刻データ
   を上位バイト単位と下位バイト単位に分けて２回のサイ
   クルで書き込みを行う書き込み制御部（４、４′）と、
   時刻機構の時刻データを上位バイト単位と下位バイト単
   位に分けて２回のサイクルで読み出しを行う読み出し制
   御部（７）とを備えたパイプライン処理における時刻制
   御方式において、 連続する２回の書き込み処理における１回目の書き込み
   から２回目の書き込み終了までの書き込み期間に時刻機
   構に刻時パルスが入力されることを禁止する禁止パルス
   発生器（１１）と、 上記書き込み期間に発生した刻時パルスが時刻機構（１
   ）に入力されないように保留し、２回目の書き込み終了
   後に時刻機構（１）に入力するパルスを発生する保留パ
   ルス発生器（１０）とを備え、上記書き込み期間に発生
   した時刻パルスを保留し、２回目の書き込み処理終了後
   に保留パルスを時刻機構（１）に入力して時刻データを
   正しく更新することを特徴とする時刻機構制御方式。 ２）時刻データを記憶する複数バイトの記憶装置よりな
   り、一定の時間周期の刻時パルスが入力される度に時刻
   データが更新される時刻機構（１）と、基準時刻データ
   を上位バイト単位と下位バイト単位に分けて２回のサイ
   クルで書き込みを行う書き込み制御部（４、４′）と、
   時刻機構の時刻データを上位バイト単位と下位バイト単
   位に分けて２回のサイクルで読み出しを行う読み出し制
   御部（７）とを備えたパイプライン処理における時刻制
   御方式において、連続する２回の読み出し処理における
   １回目の読み出しから２回目の読み出し終了までの読み
   出し期間に時刻機構（１）に刻時パルスが入力されるこ
   とを禁止する禁止パルス発生器（１１）と、 上記書き込み期間に発生した刻時パルスが時刻機構（１
   ）に入力されないように保留し、２回目の読み出し終了
   後に時刻機構（１）に入力するパルスを発生する保留パ
   ルス発生器（１０）とを備え、上記読み出し期間に発生
   した時刻パルスを保留し、２回目の読み出し処理終了後
   に保留パルスを時刻機構（１）に入力して時刻データを
   正しく更新することを特徴とする時刻機構制御方式。