JPH0415677B2 - - Google Patents
Info
- Publication number
- JPH0415677B2 JPH0415677B2 JP57130244A JP13024482A JPH0415677B2 JP H0415677 B2 JPH0415677 B2 JP H0415677B2 JP 57130244 A JP57130244 A JP 57130244A JP 13024482 A JP13024482 A JP 13024482A JP H0415677 B2 JPH0415677 B2 JP H0415677B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- signal
- circuit
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Television Systems (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、映像に関する信号の所定の期間に重
畳して送られてくるデータの取り込みを正しく行
うためのクロツク再生回路に関する。
畳して送られてくるデータの取り込みを正しく行
うためのクロツク再生回路に関する。
〔発明の技術的背景〕
近年、テレビジヨン放送等においては、映像信
号のほかに垂直帰線期間内の所定期間に画像情報
等の別のデータを重畳して送出し、受信側で前記
データを取出してメモリに書き込み、このメモリ
に書き込んだデータを読出すことで画面上に画像
情報等を表示するようにした装置が開発されてい
る。
号のほかに垂直帰線期間内の所定期間に画像情報
等の別のデータを重畳して送出し、受信側で前記
データを取出してメモリに書き込み、このメモリ
に書き込んだデータを読出すことで画面上に画像
情報等を表示するようにした装置が開発されてい
る。
上記データを取り出す場合、データパケツトに
先だつて送られてくる同期信号となるクロツクラ
ンに同期したサンプリングクロツクにてクロツク
ラン部を抜き去つて、データパケツトを取り込む
ことになる。この場合、サンプリングクロツクは
クロツクランに同期させないと、データパケツト
を正しく取り込めないことになる。
先だつて送られてくる同期信号となるクロツクラ
ンに同期したサンプリングクロツクにてクロツク
ラン部を抜き去つて、データパケツトを取り込む
ことになる。この場合、サンプリングクロツクは
クロツクランに同期させないと、データパケツト
を正しく取り込めないことになる。
上記データパケツトの取り込み用のクロツクを
再生するクロツク再生回路の従来例を第１図に示
す。
再生するクロツク再生回路の従来例を第１図に示
す。
同図において、受信機側でのデイジタル同期の
確保と、信号処理を容易にするために色副搬送波
周波数scの８倍の周波数8scを出力する基準ク
ロツク発振器１は５分周するカウンタ回路等で構
成された分周器２を通して8/5scのサンプリング
クロツクを作り出す。この分周器２より取り出さ
れた8/5scの位相比較用パルスと、情報が重畳さ
れた映像信号を波形整形したデータ（以下スライ
スデータと略す。）とは位相比較器３により位相
比較される。その比較出力はクロツクランゲート
回路４によつて前記スライスデータのクロツクラ
ン部における期間だけ抜きられ（取り込まれ）、
このクロツクラン部における比較出力によつて、
前記分周器２の出力であるサンプリングクロツク
の位相をスライスデータのクロツクランの位相に
同期制御するように構成されている。
確保と、信号処理を容易にするために色副搬送波
周波数scの８倍の周波数8scを出力する基準ク
ロツク発振器１は５分周するカウンタ回路等で構
成された分周器２を通して8/5scのサンプリング
クロツクを作り出す。この分周器２より取り出さ
れた8/5scの位相比較用パルスと、情報が重畳さ
れた映像信号を波形整形したデータ（以下スライ
スデータと略す。）とは位相比較器３により位相
比較される。その比較出力はクロツクランゲート
回路４によつて前記スライスデータのクロツクラ
ン部における期間だけ抜きられ（取り込まれ）、
このクロツクラン部における比較出力によつて、
前記分周器２の出力であるサンプリングクロツク
の位相をスライスデータのクロツクランの位相に
同期制御するように構成されている。
前記クロツクランゲート回路４によつて、スラ
イスデータのクロツクラン部における期間だけ、
比較出力を分周器２側に通す基準となるゲートパ
ルスは、水平同期信号に位相同期した発振器によ
り、適正位相に制御されて作り出される。
イスデータのクロツクラン部における期間だけ、
比較出力を分周器２側に通す基準となるゲートパ
ルスは、水平同期信号に位相同期した発振器によ
り、適正位相に制御されて作り出される。
第２図は、前記クロツク再生回路の従来例を示
す回路図である。
す回路図である。
同図において、符号１１ないし１８はＪ−Ｋフ
リツプフロツプ（以下FFと略す。）で構成され、
FF１１ないしFF１５はそれぞれ8scのクロツク
を入力とする10分周器となるよう構成されてい
る。つまりFF１１の出力端Ｑ及び反転出力端
は次段のFF１２の入力端Ｊ及びＫにそれぞれ接
続され、FF１２の出力端Ｑ及び反転出力端は
さらに次段のFF１３の入力端Ｊ及びＫにそれぞ
れ接続されるというようにして、FF１５まで同
様に接続され、FF１５の出力端Ｑ及び反転出力
端はFF１１の入力端Ｊ及びＫにそれぞれ接続
されている。
リツプフロツプ（以下FFと略す。）で構成され、
FF１１ないしFF１５はそれぞれ8scのクロツク
を入力とする10分周器となるよう構成されてい
る。つまりFF１１の出力端Ｑ及び反転出力端
は次段のFF１２の入力端Ｊ及びＫにそれぞれ接
続され、FF１２の出力端Ｑ及び反転出力端は
さらに次段のFF１３の入力端Ｊ及びＫにそれぞ
れ接続されるというようにして、FF１５まで同
様に接続され、FF１５の出力端Ｑ及び反転出力
端はFF１１の入力端Ｊ及びＫにそれぞれ接続
されている。
FF１８及びFF１６の各入力端Ｊ及びＫには
FF１５の入力端Ｊ及びＫと接続されてFF１８の
出力はFF１５と同相のものとなり、FF１４と位
相反転したクロツクが入力されるFF１６の出力
はFF１４と1/2クロツク遅れた位相のものとな
る。
FF１５の入力端Ｊ及びＫと接続されてFF１８の
出力はFF１５と同相のものとなり、FF１４と位
相反転したクロツクが入力されるFF１６の出力
はFF１４と1/2クロツク遅れた位相のものとな
る。
このFF１６の出力端Ｑ及び反転出力端はFF
１７の入力端Ｊ及びＫにそれぞれ接続され、FF
１７の出力はFF１６からさらに１クロツク遅れ
た位相のものとなる。前記FF１２及びFF１６の
各出力端Ｑの出力（単に出力Ｑとも記す。）は排
他的論理和回路２０を経てサンプリングクロツク
とされている。
１７の入力端Ｊ及びＫにそれぞれ接続され、FF
１７の出力はFF１６からさらに１クロツク遅れ
た位相のものとなる。前記FF１２及びFF１６の
各出力端Ｑの出力（単に出力Ｑとも記す。）は排
他的論理和回路２０を経てサンプリングクロツク
とされている。
一方水平同期信号に同期した水平発振出力パル
スＨによつてトリガされ、抵抗及びコンデンサの
値の設定によつて所定のパルス幅のクロツクラン
ゲートパルスを発生する発振器となるモノマルチ
バイブレータ（以下モノマルチと略す。）２１の
クロツクランゲート出力CRは、それぞれ４入力
のナンド回路２２，２３に入力される。これらナ
ンド回路２２，２３にはスライスデータSDが入
力され、さらにナンド回路２２にはFF１４の出
力Ｑ及びFF１６の反転出力が入力され、一方
ナンド回路２３にはFF１７の出力Ｑ及びFF１８
の反転出力が入力される。
スＨによつてトリガされ、抵抗及びコンデンサの
値の設定によつて所定のパルス幅のクロツクラン
ゲートパルスを発生する発振器となるモノマルチ
バイブレータ（以下モノマルチと略す。）２１の
クロツクランゲート出力CRは、それぞれ４入力
のナンド回路２２，２３に入力される。これらナ
ンド回路２２，２３にはスライスデータSDが入
力され、さらにナンド回路２２にはFF１４の出
力Ｑ及びFF１６の反転出力が入力され、一方
ナンド回路２３にはFF１７の出力Ｑ及びFF１８
の反転出力が入力される。
前記ナンド回路２２はFF１４の出力Ｑ及びFF
１６の反転出力が入力されるので、その出力は
通常FF１５の出力Ｑの立上がり位相に対して１
クロツク前の位相にある半クロツク分のパルスを
出力し、一方ナンド回路２３はFF１７の出力Ｑ
及びFF１８の反転出力の入力により、通常FF
１５の出力Ｑの立上がりと同位相の半クロツク分
のパルスを出力する。
１６の反転出力が入力されるので、その出力は
通常FF１５の出力Ｑの立上がり位相に対して１
クロツク前の位相にある半クロツク分のパルスを
出力し、一方ナンド回路２３はFF１７の出力Ｑ
及びFF１８の反転出力の入力により、通常FF
１５の出力Ｑの立上がりと同位相の半クロツク分
のパルスを出力する。
これらナンド回路２２，２３の各出力は２入力
アンド回路２４を経てFF１５のプリセツト端子
Prに印加することにより、スライスデータにお
けるクロツクラン部に同期した分周出力が形成さ
れて、スライスデータをサンプリングするための
所定のサンプリングクロツクを出力するように構
成されている。
アンド回路２４を経てFF１５のプリセツト端子
Prに印加することにより、スライスデータにお
けるクロツクラン部に同期した分周出力が形成さ
れて、スライスデータをサンプリングするための
所定のサンプリングクロツクを出力するように構
成されている。
このように構成された従来例の動作を第３図の
タイミングチヤート図を参照して説明する。
タイミングチヤート図を参照して説明する。
今、第３図Ａに示すように、スライスデータ
SR及びクロツクランゲート出力CRがそれぞれア
ンド回路２２，２３に入力され、発振器１から
8scのクロツクパルスが分周器２を構成するFF
に入力されると、FF１１の端子Ｊ，ＫとFF１１
ないしFF１８の出力端Ｑの各出力波形は同図の
符号Ｑ１〜Ｑ８のＱで表わしたようになる。
SR及びクロツクランゲート出力CRがそれぞれア
ンド回路２２，２３に入力され、発振器１から
8scのクロツクパルスが分周器２を構成するFF
に入力されると、FF１１の端子Ｊ，ＫとFF１１
ないしFF１８の出力端Ｑの各出力波形は同図の
符号Ｑ１〜Ｑ８のＱで表わしたようになる。
一方FF１４の出力ＱとFF１６の反転出力と
の論理積を反転した波形は第３図ＡのＱ４，Ｑ６
のようになり、FF１８の反転出力とFF１７の
出力Ｑとの論理積を反転した波形は同図ＡのＱ
８，Ｑ７のようになるので、クロツクラン（信
号）部においては、アンド回路２２によつてクロ
ツクの立上がり波形部の位相比較を行い、アンド
回路２３によつてクロツクの立上がり波形の位相
比較を行うことにより、クロツクラン部と位相が
ずれている場合には、前記ナンド回路２２，２３
との出力のアンド回路２４による論理積出力で
FF１５をプリセツトすることにより、FF１１な
いしFF１５の分周出力の位相補正を行つている。
の論理積を反転した波形は第３図ＡのＱ４，Ｑ６
のようになり、FF１８の反転出力とFF１７の
出力Ｑとの論理積を反転した波形は同図ＡのＱ
８，Ｑ７のようになるので、クロツクラン（信
号）部においては、アンド回路２２によつてクロ
ツクの立上がり波形部の位相比較を行い、アンド
回路２３によつてクロツクの立上がり波形の位相
比較を行うことにより、クロツクラン部と位相が
ずれている場合には、前記ナンド回路２２，２３
との出力のアンド回路２４による論理積出力で
FF１５をプリセツトすることにより、FF１１な
いしFF１５の分周出力の位相補正を行つている。
このように得られたサンプルリングクロツク
は、同図Ａに示すようになる。第３図Ｂは、同図
Ａとは少し異るタイミングにおける各部の波形を
示す。
は、同図Ａに示すようになる。第３図Ｂは、同図
Ａとは少し異るタイミングにおける各部の波形を
示す。
上述における手段によつて、入力されるクロツ
クは8sc（つまり35n sec周期）であるから、１回
のプリセツトによつて35n secの位相補正がされ
るから、５サイクルのクロツクランパルス信号に
よつて位相補正が完了することになる。
クは8sc（つまり35n sec周期）であるから、１回
のプリセツトによつて35n secの位相補正がされ
るから、５サイクルのクロツクランパルス信号に
よつて位相補正が完了することになる。
この従来例による手段によつて、±35n secの位
相精度でクロツク再生が可能になる。
相精度でクロツク再生が可能になる。
しかしながら、上記従来例におけるクロツク再
生手段では、クロツクランゲートのパルスは水平
発振器で直接トリがするので、経時若しくは経年
変化とか、周囲温度又は弱電界の受信状態等によ
り水平発振器の位相が変動すると、クロツクラン
ゲートパルスも変動してしまい、クロツクラン部
を正確にゲート開閉できず、クロツク再生が不能
になる場合があつた。
生手段では、クロツクランゲートのパルスは水平
発振器で直接トリがするので、経時若しくは経年
変化とか、周囲温度又は弱電界の受信状態等によ
り水平発振器の位相が変動すると、クロツクラン
ゲートパルスも変動してしまい、クロツクラン部
を正確にゲート開閉できず、クロツク再生が不能
になる場合があつた。
本発明は上述した点にかんがみてなされたもの
で、クロツクラン開始部を検知してクロツク再生
に必要な期間を設定して、正確なクロツク再生動
作を可能にするデータ信号取込用クロツク再生回
路を提供することを目的とする。
で、クロツクラン開始部を検知してクロツク再生
に必要な期間を設定して、正確なクロツク再生動
作を可能にするデータ信号取込用クロツク再生回
路を提供することを目的とする。
本発明のデータ信号取込用クロツク再生回路
は、クロツクラン開始部を検知する手段と、検知
した信号によりクロツク再生期間として設定され
た期間、基準基準クロツク発振手段からのクロツ
クを計数する手段と、所定計数値に達するまでの
期間ゲートを開くクロツクランゲート信号を出力
する手段とより構成されたゲート回路を具備して
いる。
は、クロツクラン開始部を検知する手段と、検知
した信号によりクロツク再生期間として設定され
た期間、基準基準クロツク発振手段からのクロツ
クを計数する手段と、所定計数値に達するまでの
期間ゲートを開くクロツクランゲート信号を出力
する手段とより構成されたゲート回路を具備して
いる。
以下、第４図以降を参照して本発明を具体的に
説明する。
説明する。
第４図は本発明のデータ信号取込用クロツク再
生回路におけるクロツクランゲート信号を発生す
るゲート回路としてのゲート信号発生回路の一実
施例を示し、第５図は第４図に用いられるカウン
タ回路を示す。
生回路におけるクロツクランゲート信号を発生す
るゲート回路としてのゲート信号発生回路の一実
施例を示し、第５図は第４図に用いられるカウン
タ回路を示す。
これらの図において、ゲート信号発生回路３１
は、クロツクラン部を検知する２入力のナンド回
路３２，３３で形成されたＲ−Ｓフリツプフロツ
プ（Ｒ−SFF）３４と、この出力を２入力のナン
ド回路３５を介してクロツクイネーブル端子CE
に印加してクロツク入力端CKに、例えば前述の
従来例におけるFF１５からの出力Ｑを入力信号
として4/5scのクロツクの計数を開始させるカウ
ンタ回路３６と、このカウンタ回路３６の出力が
設定値に達したか否かによつて設定されたクロツ
ク再生用のゲート期間を検知して出力するデコー
ダ回路３７とより構成されている。
は、クロツクラン部を検知する２入力のナンド回
路３２，３３で形成されたＲ−Ｓフリツプフロツ
プ（Ｒ−SFF）３４と、この出力を２入力のナン
ド回路３５を介してクロツクイネーブル端子CE
に印加してクロツク入力端CKに、例えば前述の
従来例におけるFF１５からの出力Ｑを入力信号
として4/5scのクロツクの計数を開始させるカウ
ンタ回路３６と、このカウンタ回路３６の出力が
設定値に達したか否かによつて設定されたクロツ
ク再生用のゲート期間を検知して出力するデコー
ダ回路３７とより構成されている。
前記ナンド回路３２の一方の入力端は、水平同
期信号を反転したリセツト信号が入力されるリセ
ツト端子（HRと記す。）に接続され、他方の入
力端はナンド回路３３の出力端に接続され、ナン
ド回路３３の一方の入力端は反転したスライスデ
ータが入力される端子とされその他方の入力
端は前記ナンド回路３２の出力端に接続されてＲ
−SFF３４が形成されている。
期信号を反転したリセツト信号が入力されるリセ
ツト端子（HRと記す。）に接続され、他方の入
力端はナンド回路３３の出力端に接続され、ナン
ド回路３３の一方の入力端は反転したスライスデ
ータが入力される端子とされその他方の入力
端は前記ナンド回路３２の出力端に接続されてＲ
−SFF３４が形成されている。
ナンド回路３３の出力端は２入力のナンド回路
３５の一方の入力端に接続され、ナンド回路３４
の入力端はカウンタ回路３６のリセツト端子Ｒに
接続されている。
３５の一方の入力端に接続され、ナンド回路３４
の入力端はカウンタ回路３６のリセツト端子Ｒに
接続されている。
前記カウンタ回路３６の出力はデコーダ回路３
７のデータ入力端に接続され、デコーダ回路３７
の出力端は、前記ナンド回路３５の他方の入力端
に接続されると共に、クロツクランゲート信号の
出力端３８とされている。
７のデータ入力端に接続され、デコーダ回路３７
の出力端は、前記ナンド回路３５の他方の入力端
に接続されると共に、クロツクランゲート信号の
出力端３８とされている。
尚、デコーダ回路３７は例えば、カウンタ回路
３６から入力される計数値出力が０ないし４まで
の時、ハイレベルを出力し、計数値出力が５以上
の時ローレベルを出力するように設定されてい
る。
３６から入力される計数値出力が０ないし４まで
の時、ハイレベルを出力し、計数値出力が５以上
の時ローレベルを出力するように設定されてい
る。
前記カウンタ回路３６は一般的な２進カウンタ
であり、例えば第５図に示すように構成されてい
る。
であり、例えば第５図に示すように構成されてい
る。
即ち、4/5scのクロツク信号は２入力アンド回
路４１の一方の入力端に印加され、他方の入力端
に、インバータ回路４２を通すことによりローレ
ベルのクロツクイネーブル信号が印加される
時のみクロツク信号の取り込みを可能にするよう
にされている。
路４１の一方の入力端に印加され、他方の入力端
に、インバータ回路４２を通すことによりローレ
ベルのクロツクイネーブル信号が印加される
時のみクロツク信号の取り込みを可能にするよう
にされている。
前記アンド回路４１の出力端は、FF４３ない
し４６の各クロツク入力端CKに接続され、各リ
セツト端子Ｒは、共通に接続されて前記リセツト
端子HRに接続されている。
し４６の各クロツク入力端CKに接続され、各リ
セツト端子Ｒは、共通に接続されて前記リセツト
端子HRに接続されている。
第１段目のＤ型FF４３の出力端QAは２段目の
Ｊ−KFF４４の端子Ｊ，Ｋに接続されると共に
２入力及び３入力のアンド回路４７，４８の各入
力端に接続され、反転出力端Aは端子Ｄに接続
されている。
Ｊ−KFF４４の端子Ｊ，Ｋに接続されると共に
２入力及び３入力のアンド回路４７，４８の各入
力端に接続され、反転出力端Aは端子Ｄに接続
されている。
前記FF４４の出力端QBは２入力及び３入力の
アンド回路４７，４８の各入力端に接続され、２
入力のアンド回路４７の出力端は３段目のFF４
５の端子Ｊ，Ｋに接続され、３段目のFF４５の
出力端QCは３入力のアンド回路４８の入力端に
接続され、このアンド回路４８の出力端は４段目
のFF４６の端子Ｊ，Ｋに接続され、これらFF４
３ないし４６各出力端QAないしQDは前記デコー
ダ回路３７のデータ入力端に接続されている。
アンド回路４７，４８の各入力端に接続され、２
入力のアンド回路４７の出力端は３段目のFF４
５の端子Ｊ，Ｋに接続され、３段目のFF４５の
出力端QCは３入力のアンド回路４８の入力端に
接続され、このアンド回路４８の出力端は４段目
のFF４６の端子Ｊ，Ｋに接続され、これらFF４
３ないし４６各出力端QAないしQDは前記デコー
ダ回路３７のデータ入力端に接続されている。
このように構成された本発明におけるゲート信
号発生回路３１の動作を第６図のタイミングチヤ
ート図を参照して説明する。
号発生回路３１の動作を第６図のタイミングチヤ
ート図を参照して説明する。
リセツト端子HRには第６図ａに示すように、
データパケツトのクロツクラン部の前となるリセ
ツト信号（で示す）が印加されるので、カウ
ンタ回路３６及びＲ−SFF３４はリセツトされ
る。このＲ−SFF３４は反転したスライスデータ
SDの立下がり、つまり第６図ｂに示すようにス
ライスデータのクロツクランの開始部でリセ
ツトされ、同図ｃに示すようにハイレベルに転移
する。
データパケツトのクロツクラン部の前となるリセ
ツト信号（で示す）が印加されるので、カウ
ンタ回路３６及びＲ−SFF３４はリセツトされ
る。このＲ−SFF３４は反転したスライスデータ
SDの立下がり、つまり第６図ｂに示すようにス
ライスデータのクロツクランの開始部でリセ
ツトされ、同図ｃに示すようにハイレベルに転移
する。
一方、カウンタ回路３６もリセツト信号で
リセツトされた時、デコーダ回路３７の出力であ
るクロツクランゲート出力CRは第６図ｄに示す
ようにハイレベルとなるので、この入力と、前記
Ｒ−SFF３４の出力とが入力されるナンド回路３
５は、Ｒ−SFF３４がハイレベルになつた時、第
６図ｅに示すようにカウンタ回路３６のカウンタ
イネーブル端子にローレベルの信号を印加し
てそのクロツク端子CKに入力される同図ｆに示
すクロツク信号の計数動作を開始させる。
リセツトされた時、デコーダ回路３７の出力であ
るクロツクランゲート出力CRは第６図ｄに示す
ようにハイレベルとなるので、この入力と、前記
Ｒ−SFF３４の出力とが入力されるナンド回路３
５は、Ｒ−SFF３４がハイレベルになつた時、第
６図ｅに示すようにカウンタ回路３６のカウンタ
イネーブル端子にローレベルの信号を印加し
てそのクロツク端子CKに入力される同図ｆに示
すクロツク信号の計数動作を開始させる。
カウンタ回路３６が計数値が進み、予め定めら
れた計数値、つまりクロツク再生に必要な期間に
達した時にデコーダ回路３７の出力はローレベル
となり、同時にクロツクネーブル端子がハイ
レベルとなるのでカウンタ回路３６は計数動作を
停止する。上記第６図ｅの信号はクロツクランゲ
ート信号として利用され、このゲート信号期間に
クロツクランの抜き出しを行う。そして抜き出さ
れたクロツクランに同期したサンプリングクロツ
クを発生することでデータを取込用クロツクの再
生が可能となる。
れた計数値、つまりクロツク再生に必要な期間に
達した時にデコーダ回路３７の出力はローレベル
となり、同時にクロツクネーブル端子がハイ
レベルとなるのでカウンタ回路３６は計数動作を
停止する。上記第６図ｅの信号はクロツクランゲ
ート信号として利用され、このゲート信号期間に
クロツクランの抜き出しを行う。そして抜き出さ
れたクロツクランに同期したサンプリングクロツ
クを発生することでデータを取込用クロツクの再
生が可能となる。
このようにして設定されるクロツクゲート期間
においては、ゲート信号発生回路３１に入力され
るクロツク信号4/5scの位相が位相比較によつて
補正するクロツク再生によつて次第に（送られて
くる）クロツクラン部のクロツクの位相と同期す
るように補正されるので、ゲート信号発生回路３
１のクロツクランゲート出力端３８から出力され
るクロツクランゲート期間はクロツクラン部に正
確に設定されたものとなる。
においては、ゲート信号発生回路３１に入力され
るクロツク信号4/5scの位相が位相比較によつて
補正するクロツク再生によつて次第に（送られて
くる）クロツクラン部のクロツクの位相と同期す
るように補正されるので、ゲート信号発生回路３
１のクロツクランゲート出力端３８から出力され
るクロツクランゲート期間はクロツクラン部に正
確に設定されたものとなる。
従つてこのゲート信号発生回路３１を用いてデ
ータパケツトをサンプリングすれば、送られてく
る信号に同期して正確なデータを取り出すことが
できる。またカウンタ回路３６は基準クロツク
8scを分周した4/5scをカウントするものである
から、ノイズを計数することがなく、きわめて安
定なものとなり、ゲート信号期間が正確になる利
点がある。
ータパケツトをサンプリングすれば、送られてく
る信号に同期して正確なデータを取り出すことが
できる。またカウンタ回路３６は基準クロツク
8scを分周した4/5scをカウントするものである
から、ノイズを計数することがなく、きわめて安
定なものとなり、ゲート信号期間が正確になる利
点がある。
尚、上述の構成において、デコーダ回路３７
は、コンパレータを用いて構成することもでき
る。又、カウンタ回路３６は第５図の回路例に限
定されるものでないことを言うまでもない。
は、コンパレータを用いて構成することもでき
る。又、カウンタ回路３６は第５図の回路例に限
定されるものでないことを言うまでもない。
以上述べたように本発明によれば、データパケ
ツト信号のクロツクラン部の開始部分を検知して
クロツク再生に必要な期間を設定するクロツクラ
ンゲート信号発生手段を備えているので、比較的
簡単な構成によつて、クロツクラン部に正確に同
期したクロツクを再生可能として引きつづいて入
力されるデータの取り込みを正確に行うことがで
きる。
ツト信号のクロツクラン部の開始部分を検知して
クロツク再生に必要な期間を設定するクロツクラ
ンゲート信号発生手段を備えているので、比較的
簡単な構成によつて、クロツクラン部に正確に同
期したクロツクを再生可能として引きつづいて入
力されるデータの取り込みを正確に行うことがで
きる。
第１図はクロツク再生回路の構成を示すブロツ
ク図、第２図は従来例のクロツク再生回路を示す
回路図、第３図Ａ，Ｂは第２図の従来例の動作を
説明するため各部の波形を示すタイミングチヤー
ト図、第４図は本発明におけるゲート信号発生回
路の一実施例を示す回路図、第５図は第４図にお
けるカウンタ回路の一例を示す回路図、第６図は
第４図の動作を説明するため各部の波形を示すタ
イミングチヤート図である。 １……発振器、２……分周器、３……位相比較
器、４……ゲート回路、３１……ゲート信号発生
回路、３２，３３，３５……ナンド回路、３６…
…カウンタ回路、３７……デコーダ回路。
ク図、第２図は従来例のクロツク再生回路を示す
回路図、第３図Ａ，Ｂは第２図の従来例の動作を
説明するため各部の波形を示すタイミングチヤー
ト図、第４図は本発明におけるゲート信号発生回
路の一実施例を示す回路図、第５図は第４図にお
けるカウンタ回路の一例を示す回路図、第６図は
第４図の動作を説明するため各部の波形を示すタ
イミングチヤート図である。 １……発振器、２……分周器、３……位相比較
器、４……ゲート回路、３１……ゲート信号発生
回路、３２，３３，３５……ナンド回路、３６…
…カウンタ回路、３７……デコーダ回路。
Claims (1)
- 【特許請求の範囲】 １ クロツクラン信号およびデータ信号が所定期
間に重畳された映像信号から、前記データ信号を
取込むためのクロツクを再生する回路であつて、 前記クロツクラン信号の開始を表わす第１の信
号を発生する第１の手段と、 基準クロツクを発振する基準クロツク発振手段
と、 前記第１の信号および前記基準クロツクが供給
され前記第１の信号によつて前記基準クロツクの
計数動作を開始し、予め設定された計数値に達す
るまで計数動作するカウンタ回路を含み、前記計
数動作によつて決まる期間、クロツクランゲート
信号を発生する第２の手段とを具備し、 前記クロツクランゲート信号を利用して前記デ
ータ信号中のクロツクラン信号を抜き出し、この
抜き出されたクロツクラン信号に同期してサンプ
リングクロツクを発生するようにしたことを特徴
とするデータ信号取込用クロツク再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13024482A JPS5921184A (ja) | 1982-07-28 | 1982-07-28 | デ−タ信号取込用クロツク再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13024482A JPS5921184A (ja) | 1982-07-28 | 1982-07-28 | デ−タ信号取込用クロツク再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5921184A JPS5921184A (ja) | 1984-02-03 |
| JPH0415677B2 true JPH0415677B2 (ja) | 1992-03-18 |
Family
ID=15029579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13024482A Granted JPS5921184A (ja) | 1982-07-28 | 1982-07-28 | デ−タ信号取込用クロツク再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5921184A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4990918B2 (ja) | 2007-02-08 | 2012-08-01 | グローリー株式会社 | 分類パターン作成装置、分類パターン作成方法、及び分類パターン作成システム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5566184A (en) * | 1978-11-13 | 1980-05-19 | Nec Home Electronics Ltd | Clock pulse generator circuit for picture broadcast receiver |
-
1982
- 1982-07-28 JP JP13024482A patent/JPS5921184A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5921184A (ja) | 1984-02-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0140042A2 (en) | Digital phase lock loop circuit | |
| JPS6051312B2 (ja) | 水平走査周波数逓倍回路 | |
| JPH0644818B2 (ja) | 表示装置 | |
| JPH0415677B2 (ja) | ||
| JPS58201469A (ja) | フイ−ルド識別装置 | |
| JPH05130448A (ja) | 水平ａｆｃ回路 | |
| JPH06152567A (ja) | デジタルデータ処理装置 | |
| JPH0728787Y2 (ja) | ビデオデイスク再生装置のタイムベース補正回路 | |
| JP2982512B2 (ja) | クロック発生回路 | |
| JPH0775422B2 (ja) | 標準映像信号のための同期信号再発生回路 | |
| JPH0218636B2 (ja) | ||
| SU1377905A1 (ru) | Устройство дл синхронизации воспроизведени цифровой информации | |
| JPS6251015B2 (ja) | ||
| JPS628697A (ja) | 色信号処理装置 | |
| JPH0628383B2 (ja) | フレーム同期パターン分離回路 | |
| JPH04346591A (ja) | 色副搬送波発生装置 | |
| JP3311533B2 (ja) | ラッチクロック発生回路 | |
| JP2743428B2 (ja) | バーストゲートパルス発生回路 | |
| JPH0318182A (ja) | ビデオデジタイズ装置 | |
| JPS6212713B2 (ja) | ||
| JPH0335675A (ja) | ビデオ信号のｐｌｌ回路 | |
| JPH09215005A (ja) | 標本化信号処理装置 | |
| JPS625550B2 (ja) | ||
| JPH08237560A (ja) | Ｐｌｌ回路の基準信号発生回路 | |
| JPS60248088A (ja) | サンプリングクロツク再生回路 |