JPH04159697A - 電気的にプログラム可能なメモリ・セルを読み出す及びプログラミングするための方法と装置 - Google Patents
電気的にプログラム可能なメモリ・セルを読み出す及びプログラミングするための方法と装置Info
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- JPH04159697A JPH04159697A JP2402501A JP40250190A JPH04159697A JP H04159697 A JPH04159697 A JP H04159697A JP 2402501 A JP2402501 A JP 2402501A JP 40250190 A JP40250190 A JP 40250190A JP H04159697 A JPH04159697 A JP H04159697A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
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- G11—INFORMATION STORAGE
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１］
本発明はプログラム可能メモリ・セルに関するものであ
る。さらに詳細にいえば、本発明は電気的にプログラム
可能なメモリ・セルを読み出すおよびプログラミングす
るための方法と装置に関するものである。 ［０００２］
る。さらに詳細にいえば、本発明は電気的にプログラム
可能なメモリ・セルを読み出すおよびプログラミングす
るための方法と装置に関するものである。 ［０００２］
多くの電気的プログラム可能な読み出し専用メモリ（Ｅ
ＰＲＯＭ）は仮想アース設計または復号化されたアース
設計である。仮想アースＥＰＲＯＭは、フィシャおよび
ロジャース名の米国特許第３，９３４，２３３号、Ｅ、
Ｒ，コーデル名の米国特許第４，０２１，７８１号、ニ
ールおよびリード名の米国特許第４，２８１．３９７号
に開示されている。これらの特許はすべてテキサス・イ
ンスッルメンツ社に譲渡されている。 ［０００３］ 仮想アース・アレイの中のメモリ・セルは行と、これら
の行と直角をなす列に配列される。これらのメモリ・セ
ルの隣接する列は１つのビット線路を共有する。そのさ
い、任意の１つの列の隣接する対の電流路の第１端部が
１つのビット線路に接続されるようにして、１つのビッ
ト線路が共有される。これらのセルの電流路の他の端部
は異なるアレイ・ソース線路または異なる復号化された
アース線特開平４−＋５ｑ６ｒ）７（４） 路に接続される。 ［０００４］ １つのセルを読み出すために、選定されたメモリ・セル
の電流路の１つの端部のアレイ・ソースまたは復号化さ
れたアースが低レベルにされる。ビット線路が電圧バイ
アス・ソースに接続される。もしこのメモリ・セルが導
電状態にあるならば、電流はこのメモリ・セルのビット
線路からアレイ・ソースへ流れる。このメモリ・セルの
導電状態は、ビット線路の電圧レベルを検出することに
よって確められる。 ［０００５］ もし１つのメモリ・セルがプログラムされるべきである
ならば、そのアレイ・ソースがまた低レベルにされ、そ
してそのビット線路が比較的高い電圧、例えば約１２ボ
ルト、のソースに接続される。この場合、電流の方向は
また、このメモリ・セルのビット線路からアレイ・ソー
スへの方向である。このように配置することにより、メ
モリ・セルは専用のドレイン路およびソース路を有し、
この場合の電流は常に同じ方向に流れる。 ［０００６］ 読み出しモード中、ホット電子効果を小さくするまたは
なくするために、ビット線路またはドレインの電圧レベ
ルをできるだけ低レベルに保持することが好ましい。ホ
ット電子効果があると、電子は装置のチャンネルから浮
動ゲートに入りこのメモリ・セルの状態を乱す読み出し
が起こる。けれども、ドレインの接合電気容量を小さく
するために、ビット線路の電圧レベルを高くすることが
また好ましい。装置のドレインは、装置のプログラミン
グを最適化するように構成されるべきであるが、このよ
うな最適化はまた「読み出しの乱れ」を悪化させる。メ
モリ・セルを読み出すためおよびプログラミングするた
めの異なる要求そして相反する要求のために、最良の読
み出し特性と最良のプログラミング特性とを有するメモ
リ装置をうろことができないように思われることが前記
説明かられかるであろう。 ［０００７］
ＰＲＯＭ）は仮想アース設計または復号化されたアース
設計である。仮想アースＥＰＲＯＭは、フィシャおよび
ロジャース名の米国特許第３，９３４，２３３号、Ｅ、
Ｒ，コーデル名の米国特許第４，０２１，７８１号、ニ
ールおよびリード名の米国特許第４，２８１．３９７号
に開示されている。これらの特許はすべてテキサス・イ
ンスッルメンツ社に譲渡されている。 ［０００３］ 仮想アース・アレイの中のメモリ・セルは行と、これら
の行と直角をなす列に配列される。これらのメモリ・セ
ルの隣接する列は１つのビット線路を共有する。そのさ
い、任意の１つの列の隣接する対の電流路の第１端部が
１つのビット線路に接続されるようにして、１つのビッ
ト線路が共有される。これらのセルの電流路の他の端部
は異なるアレイ・ソース線路または異なる復号化された
アース線特開平４−＋５ｑ６ｒ）７（４） 路に接続される。 ［０００４］ １つのセルを読み出すために、選定されたメモリ・セル
の電流路の１つの端部のアレイ・ソースまたは復号化さ
れたアースが低レベルにされる。ビット線路が電圧バイ
アス・ソースに接続される。もしこのメモリ・セルが導
電状態にあるならば、電流はこのメモリ・セルのビット
線路からアレイ・ソースへ流れる。このメモリ・セルの
導電状態は、ビット線路の電圧レベルを検出することに
よって確められる。 ［０００５］ もし１つのメモリ・セルがプログラムされるべきである
ならば、そのアレイ・ソースがまた低レベルにされ、そ
してそのビット線路が比較的高い電圧、例えば約１２ボ
ルト、のソースに接続される。この場合、電流の方向は
また、このメモリ・セルのビット線路からアレイ・ソー
スへの方向である。このように配置することにより、メ
モリ・セルは専用のドレイン路およびソース路を有し、
この場合の電流は常に同じ方向に流れる。 ［０００６］ 読み出しモード中、ホット電子効果を小さくするまたは
なくするために、ビット線路またはドレインの電圧レベ
ルをできるだけ低レベルに保持することが好ましい。ホ
ット電子効果があると、電子は装置のチャンネルから浮
動ゲートに入りこのメモリ・セルの状態を乱す読み出し
が起こる。けれども、ドレインの接合電気容量を小さく
するために、ビット線路の電圧レベルを高くすることが
また好ましい。装置のドレインは、装置のプログラミン
グを最適化するように構成されるべきであるが、このよ
うな最適化はまた「読み出しの乱れ」を悪化させる。メ
モリ・セルを読み出すためおよびプログラミングするた
めの異なる要求そして相反する要求のために、最良の読
み出し特性と最良のプログラミング特性とを有するメモ
リ装置をうろことができないように思われることが前記
説明かられかるであろう。 ［０００７］
本発明の目的は前記問題点を解決することである。
［０００８］
本発明により、先行技術による回路に付随する欠点およ
び問題点が少ないまたは事実上ない、電気的にプログラ
ム可能なメモリ・セルを復号化するための方法と装置か
えられる。 ［０００９］ 本発明の１つの特徴は、第１端子と第２端子とをそなえ
た電流路を有する電気的にプログラム可能なメモリ・セ
ルを読み出すおよびプログラミングする装置は第１端子
に結合されたアレイ・ソース駆動回路と、このアレイ・
ソース駆動回路に結合されたアース源およびプログラム
・バイアス電圧源を有する。アレイ・ソース駆動回路は
、読み出しモード信号を受け取ると、第１端子をアース
に結合する。アレイ・ソース駆動回路は、プログラム・
モード信号を受け取ると、第１端子をプログラム・バイ
アス電圧源に結合する。さらに、メモリ・セルの第２端
子は、ビット線路駆動回路、読み出しセンス接続点、お
よびアースに結合される。 ビット線路駆動回路は、プログラム・モード信号を受け
取るのに応答して第２端子をアースに結合する、または
読み出しモード信号を受け取るのに応答して第２端子を
読み出しセンス接続点に結合する。 ［００１０］ 本発明の重要な技術上の１つの利点は、−吉例から読み
出すことができそして他方側からプログラムすることが
できるメモリ・セルかえられることである。 ［００１１］ また別の重要な技術上の利点は、読み出しとプログラミ
ングの両方に対して最適化することができるＥＰＲＯＭ
内のメモリ・セルかえられることである。 ［００１２］
び問題点が少ないまたは事実上ない、電気的にプログラ
ム可能なメモリ・セルを復号化するための方法と装置か
えられる。 ［０００９］ 本発明の１つの特徴は、第１端子と第２端子とをそなえ
た電流路を有する電気的にプログラム可能なメモリ・セ
ルを読み出すおよびプログラミングする装置は第１端子
に結合されたアレイ・ソース駆動回路と、このアレイ・
ソース駆動回路に結合されたアース源およびプログラム
・バイアス電圧源を有する。アレイ・ソース駆動回路は
、読み出しモード信号を受け取ると、第１端子をアース
に結合する。アレイ・ソース駆動回路は、プログラム・
モード信号を受け取ると、第１端子をプログラム・バイ
アス電圧源に結合する。さらに、メモリ・セルの第２端
子は、ビット線路駆動回路、読み出しセンス接続点、お
よびアースに結合される。 ビット線路駆動回路は、プログラム・モード信号を受け
取るのに応答して第２端子をアースに結合する、または
読み出しモード信号を受け取るのに応答して第２端子を
読み出しセンス接続点に結合する。 ［００１０］ 本発明の重要な技術上の１つの利点は、−吉例から読み
出すことができそして他方側からプログラムすることが
できるメモリ・セルかえられることである。 ［００１１］ また別の重要な技術上の利点は、読み出しとプログラミ
ングの両方に対して最適化することができるＥＰＲＯＭ
内のメモリ・セルかえられることである。 ［００１２］
添付図面を参照しての下記説明により、本発明をさらに
よく理解することができる。 図１は、１メガバイト相補形金属酸化物半導体の上に、
電気的にプログラム可特開平４−ｘｓ９６ｑ７（６） 能な読み出し専用メモリ・アレイがその上に製造されて
いる、チップの中心部分を示した高レベル概要ブロック
線図である。この１メガバイト・アレイは１０で全体的
に示されている。アレイ１０は１６個の６４にアレイ部
分１２に組織構成される。アレイ部分１２の対の間に、
仮想アース復号器部分１４とセンス増幅器部分１６とが
配置される。センス増幅器部分１６のおのおのは、おの
おのの隣接するアレイ部分に対して１６個ずつで、３２
個のセンス増幅器を有する。 ［００１３］ 例示された実施例では、アレイ部分１２は、それらの仮
想アース復号器部分１４およびセンス増幅器部分１６と
共に、２列８行の高次アレイに組織構成される。行およ
び列復号器部分１８がこの高次アレイの上部に配置され
、そして行および列復号器部分２０を通して、それぞれ
のアレイ部分１２、仮想アース復号器部分１４およびセ
ンス増幅器部分２０に接続される。アドレス復号器部分
２２は出力を有し、そしてこれらの出力は隣接する行お
よび列復号器部分１８に接続される。例示された実施例
では、プログラム制御ブロック２４がこのチップの上部
左側隅に配置され、そして非プログラム制御ブロック２
６がチップの上部右側隅に配置される。例示された実施
例では、Ｚアドレスおよび復号器部分２５がアドレス復
号器部分２２がら空間的に離れた位置に配置され、そし
てダイ１０の下部右側隅に配置される。オフ・チップ通
信のなめに、複数個の■１０（入力／出力）パッド２８
が非プログラム制御ブロック２６に接続される。 ［００１４］ 図２は、６４にアレイ部分１２のうちの１つの一部分を
さらに詳細に示した電気的概要図である。図２には、複
数個の電気的にプログラム可能な読み出し専用メモリ・
セル３０〜７０が示されている。これらの読み出し専用
メモリ・セルは複数個の行と、これらの行に直交する複
数個の列に配列される。これらのセルの各行は、それら
の行に付随する行線路、すなわち、ワード線路ＸＯ，Ｘ
ｉ、−Ｘｎを有する。これらのセルの列の対のおのおの
は、それらに付随するビット線路ＢＬＩ、ＢＬ２．＋、
ＢＬｎ−１を有する。外側のビット線路ＢＬＯおよびＢ
Ｌｎには、それぞれ、メモリ・セルの１つの列だけが付
随する。これらのセルの列の対には、それぞれ、ＡＳ
（アレイ・ソース）駆動回路７２〜７８のうちの１つが
付随する。ＡＳ駆動回路７２〜７８のおのおのは、それ
ぞれの復号化された信号源、すなわち、仮想アース信号
源ＶＧＯ，ＶＧＩ、 −ＶＧｎに接続され、そしてさら
にバイアス電圧源■ に接続される。このバイアス電
圧源の電圧ｖｂｉｉａｓ は１．７ボルトであることができる。ＡＳ駆動回路７２
〜７８のおのおのは、Ｓ 出力として、ＡＳ駆動線路８０〜８６のそれぞれ１つを
有する。これらのＡＳ駆動線路のおのおのは、セルの１
対の列の中の各セルの電流路に接続される。ＡＳ駆動回
路７２〜７８は制御信号反転ＰＥ、Ｚ’、およびＳＡＴ
と、データ反転りとを受け取る。ここで、Ｚ′は、下記
で考察されるように、復号化信号Ｚからえられる信号を
表す。 ［００１５］ メモリ・セル３０〜７０は事実上均一であるように構成
される。１つの例としてメモリ・セル４６を取り挙げれ
ば、各メモリ・セルは電流路８８と、浮動ゲー）９０と
、制御ゲート９２とを有する。各メモリ・セルの電流路
は、ＡＳ駆動線路とそれに付随するビット線路との間に
接続される。例えば、セル４６は電流路８８を有し、そ
してこの電流路はＡＳ駆動線路８０とビット線路ＢＬＩ
との間に接続される。各メモリ・セルの制御ゲートは、
その行に付随するワード線路に接続される。例として再
びセル４６を取り挙げれば、その制御ゲート９２はワー
ド線路Ｘ１に接続される。 ［００１６］ 電圧源ｖｂｉａｓは、Ｎチャンネル電界効果トランジス
タ９４〜１００のうちのそれぞれ１つを通して、それぞ
れのビット線路ＢＬＯ，ＢＬＩ、ＢＬ２．＋、ＢＬｎに
接続される。トランジスタ９４〜１００は読み出しバイ
アス電源信号ＲＢ’に接続される。信号ＲＢ’は（後で
説明される）読み出しバイアス信号ＲＢからえられ、そ
してＲＢより約０．１ボルト低いことが好ましい。ＲＢ
は、センス増幅器１０１および１０２の中で用いられる
。２つの信号の間の電圧差はビット線路が浮動すること
を抑え、そして電流の寄与が小さい時、センシング動作
における小さな妨害をも防止する。 ［００１７］ それぞれのＮチャンネル電界効果復号化トランジスタ１
０３〜１０８は、ビット線路ＢＬＯ，ＢＬＩ、ＢＬ２．
−．ＢＬｎのそれぞれの端部で終端する電流路を有する
。これらの端部は、トランジスタ９４〜１００に接続さ
れた端部と向かい合っている。トランジスタ１０３〜１
０８は、Ｙ復号化信号ＹＯ，Ｙｌ、Ｙ２Ｙｎにそれぞれ
接続されたゲートを有する。トランジスタ１０３〜１０
８は、偶トランジスタ列と奇トランジスタ列に分けられ
る。例えば、いまの場合、トランジスター０３および１
０６は偶であり、そしてトランジスター０４および１０
８は奇である。 ［００１８］ 偶トランジスター０３および１０６などの電流路は、そ
れらのそれぞれのビット線路ＢＬＯ，ＢＬ２．−．ＢＬ
ｎ−１（図示されていない）を、接続点１１０に選択的
に接続し、そしてさらに、電界効果トランジスター１４
と線路１１５の電流路を通して、センス増幅器１０１に
接続する。トランジスター１４のゲート１１６は復号化
された信号Ｚ に接続される。接続点１１０は、電界効
果トランジスタ１１８の電流路を通して、アースに選択
的に接続される。電界効果トランジスタ１１８のゲート
１２０は、プログラム可能信号ＰＥｚ−に接続される。 ［００１９］ センス増幅器１０１は、センス線路１１５から受け取る
信号と、基準線路１２２から受け取る信号とを比較する
。基準線路１２２は、例えば、１６個の読み出し専用メ
モリ・セルのミニアレイの中に選定された接続点に接続
される。基準線路１２２が接続されているミニアレイの
中のこの接続点はプログラム可能でありて、ミニアレイ
の中の演算セルの状態を予め選定することができる。 ［００２０１ 奇トランジスタ１０４〜１０８は、それらのそれぞれの
ビット線路ＢＬＩ、ＢＬ３．−ＢＬｎを、接続点１２６
に選択的に接続し、そしてさらに、Ｎチャンネル電界効
果トランジスター２１と線路１２８を通して、センス増
幅器１０２に接続する。トランジスター２１のゲート１
２９は復号化された信号Ｚ に接続される。接続点１２
６はまた、電界効果トランジスター３０の電流路を通し
て、アースに選択的に接続される。電界効果トランジス
ター３０のゲート１３１は、復センス増幅器１０１に対
応する増幅器である。センス増幅器１０２は、センス線
路１２８から受け取った信号を、基準線路１３２から受
け取った基準値と比較する。基準線路１３２は、ミニア
レイ１２４の中の予め定められた接続点に接続される。 ［００２１］ 図３はＡＳ駆動回路７４の詳細図である。図３に示され
た回路の中のＡＳ駆動回路７２〜７８のおのおのは、す
べて同じ構成を有する。Ｐチャンネル電界効果トランジ
スタ１３３の電流路は、バイアス電圧源ｖｂ□８８を接
続点１３４に接続する。Ｐチャンネル・トランジスタ１
３３はＮ形半導体材料のタンク（図示されていない）の
中に製造され、そしてさらに、このＮ形半導体材料はＰ
形半導体基板の中に作成される。このタンクはまたｖｂ
ｉａｓに接続される。接続点１３４は、Ｎチャンネル電
界効果トランジスタ１３５の電流路を通して、接続点１
３６に接続される。Ｐチャンネル電界効果トランジスタ
１３８の電流路は、ｖｂｉａｓをＡＳ出力接続点１４０
に選択的に接続する。トランジスタ１３８のタンクがｖ
ｂｉａｓに接続される。出力接続点１４０はまた、Ｎチ
ャンネル電界効果トランジスタ１４２の電流路を通して
、アースまたはＶ に選択的に接続される。 Ｓ ［’００２２］ Ｎチャンネル電界効果トランジスタ１４４は、接続点１
３６と接続点１４６とを選択的に接続する電流路を有し
、そして接続点１４６はＮチャンネル・トランジスタ１
４２のゲートに接続される。接続点１４６はさらに、Ｎ
チャンネル・トランジスタ１４８の電流路を通して、ア
ースに接続される。 ［００２３］ Ｐチャンネル・トランジスタ１３３のゲートは、信号Ｓ
ＡＴに接続される。Ｎチャンネル・トランジスタ１３５
のゲートは、信号反転りに接続される。Ｎチャンネル・
トランジスタ１４４のゲートは、反転プログラム可能信
号反転ＰＥに接続される。Ｎチャンネル・トランジスタ
１４８のゲートは、反転デコーディング信号反転Ｚ に
接続される。接続点１３６は、Ｎチャンネル電界効果ト
ランジスタ１５０の電流路を通して、復号化されたアー
ス源すなわち仮想アース源ＶＧ。 に選択的に接続される。ここで、ｉは１がらｎまでの番
号であることができる。 トランジスタ１５０のゲートは復号化信号Ｚ源に接続さ
れる。 ［００２４］ ■ は、Ｐチャンネルｖｔをチップの低電圧源ｖｓｓ
よりプラス０．５ボルトｉａｓ 高く保持する電源である。 図１と共に図３を見ればわかるように、仮想アース信号
ＶＧｉは対応するＶＧ復号化部分１４で生ずる。信号Ｓ
ＡＴおよび信号反転ＰＥはプログラム制御部分１４で生
じ、一方、信号Ｚの成分はＺ復号器部分２５で生じ、そ
してＺおよび反転Ｚ＊はＶＧ復号器１４およびセンス増
幅器１６部分で生ずる。 ［００２５］ ＡＳ駆動回路７４の出力接続点１４０は、ワード線路Ｘ
ｊ上のメモリ・セル１５２に接続される。メモリ・セル
１５２は、図２に示されたメモリ・セル３０〜７０を代
表して表している。メモリ・セル１５２は、接続点１５
４において、対応するビット線路ＢＬ、に接続される。 接続点１５４はまた、Ｎチャンネル・トランジスタ１５
６に接続される。トランジスタ１５６は信号Ｙ、によっ
て制御される。トランジスタ１５６は、接続点１５４を
、接続点１１０または接続点１２６に選択的に接続しく
図２）、そしてそれから、信号Ｚ または信号Ｚｍによ
つて制御されたトランジスター１４またはトランジスタ
ー２１を通して、センス増幅器１０１またはセンス増幅
器１０２に選択的に接続する。信号ＰＥ７Ｎおよび信号
ＰＥ７Ｍは、接続点１１０または接続点１２６をアース
に選択的に接続する。 ［００２６］ 図４は信号反転りを発生するための回路の電気概要図で
ある。ＮＡＮＤゲート６０は、反転ＤＡＴＡ入力とＰＥ
入力とを有する。これらの入力はチップ１０の外部から
送られてくる。ＰＥ、すなわち、プログラム可能信号は
、アレイ１０がプログラムされている時にのみ、高レベ
ルである。ＮＡＮＤゲート１６０の出力１６２は、反転
器の入力に接続される。反転器１６４の出力１６６は、
Ｎチャンネル電界効果トランジスター６８の電流路を通
しで、反転り出力接続点に選択的に接続される。外部で
発生した書き込み可能（ＷＥ）信号は、トランジスター
６８のゲートに供給されると共に、Ｐチャンネル電界効
果トランジスター７２のゲートに供給される。 ［００２７］ 反転書き込み可能信号反転ＷＥが、Ｎチャンネル・トラ
ンジスタ１７４のゲートに供給される。読み出しバイア
ス信号ＲＢは、ＷＥが低レベル状態にある場合にはＰチ
ャンネル・トランジスタ１７２を通して、または反転Ｗ
Ｅが高レベル状態にある場合にはＮチャンネル・トラン
ジスタ１７４の電流路を通してのいずれかで、反転り出
力接続点１７０に送られる。したがって、ＷＥがゼロに
等しい時したがって、反転ＷＥが１に等しい時、ＲＢ倍
信号接続点１７０に送られる。 そうでない時には、ＲＢは出力接続点１７０から分離さ
れるであろう。 ［００２８］ ＷＥが高レベル状態である場合、トランジスタ１６８は
導電状態にあり、したがって、信号は接続点１６６から
反転り出力接続点１７０へ伝送されることができる。反
転ＤＡＴＡとＰＥとが高レベル状態である時のみ、接続
点１６６は高レベルに進み、したがって、接続点１７０
の反転りは、ＰＥが高レベルである時のみ、高レベルで
あるであろう。前記のように、ＷＥが高レベルである時
、反転りはＲＢの値をとるであろう。 ［００２９］ 図５はＶ ＲＢを発生するための回路の電気回路図で
あって、その全体が１８Ｃ Ｏで示されている。図４に示された回路と同様に、Ｖ
Ｒ８回路は、チップ上のＣＣ プログラム制御ブロック２４（図１）の中に配置される
。Ｎチャンネル電界効果トランジスタ１８２は、信号Ｒ
Ｂに接続されたゲートと、電源Ｖ 接続されたドＣ レインとを有する。トランジスタ１８２のソースは、Ｖ
ＲＢ出力接続点１８４Ｃ に接続される。Ｐチャンネル電界効果トランジスタ１８
６は、もとのＰＥの反転である反転ＰＥに対する信号源
に接続されたゲートを有する。トランジスタ１８６のソ
ースはプログラミング電圧源Ｖ に接続され、そしてそ
のドレインはＶ。。 ｐ ＲＢ出力接続点１８４に接続される。図５かられかるよ
うに、ＲＢが高レベルである時、出力接続点Ｖ ＲＢ
！、ｔ、ＲＢ−Ｖｔｎの値になることができる。ＲＢの
このＣＣ 値は、Ｖ ＲＢが読み出しモードに関するＶｔｐを越
えて約０．５であるようにすＣＣ る。または、反転ＰＥが低レベルである時、Ｖ ＲＢ
は事実上Ｖ 電圧値にあるＣＣｐｐ 特開平４−、ｔ５ｑ６ｓ）７（１２） びＰチャンネル閾値電圧である。 ［００３０］ 図６は、ＳＡＴ信号を発生するための信号発生回路の電
気回路概要図であってその全体が１９０で示されている
。Ｐチャンネル電界効果トランジスタ１９２は、書き込
み可能信号源ＷＥに接続されたゲートを有する。トラン
ジスタ１９２のソースはＶ ＲＢ電圧源に接続される
。このＶ ＲＢ電圧は、図５に示されなｃｃ
ｃｃ信号発生回路１８０を用いて発生される。トランジ
スタ１９２のドレインはＳＡＴ出力接続点１９４に接続
される。この出力接続点はまた、Ｎチャンネル電界効果
トランジスタ１９６のドレインに接続される。トランジ
スタ１９６のゲートはＷＥ信号源に接続される。トラン
ジスタ１９６のソースはアースに接続される。 Ｐチャンネル電界効果トランジスタ１９８はＶ ＲＢ
電圧源に接続されたソースＣ と、ＳＡＴ出力接続点１９４に接続されたドレインとを
有する。トランジスタ１９８のゲートはまたＳＡＴ出力
接続点に接続される。 【００３月 ＷＥ倍信号高レベルである時、Ｎチャンネル・トランジ
スタ１９６はオンになり、そしてＰチャンネル・トラン
ジスタ１９２はオフになるであろう。この状態にある間
、Ｐチャンネル・トランジスタ１９８は、ＳＡＴ信号を
Ｖ ＲＢマイナＣ スＰチャンネルｖｔに保持するであろう。プログラミン
グ・モードでは、この値は約■ マイナスＰチャンネル
■ゎであるであろう。これは、トランジスタ１９ｐ ６がトランジスタ１９８に比べて相対的に小さいためで
あり、したがって、トランジスタ１９８はＳＡＴ信号が
降下しうる値を限定するからである。ＳＡＴ信号がｖＣ
ＣＲＢ−ｖｔｐへ進む時にはいつでも、図３のトランジ
スタ１３３はオンになるであろう。トランジスタ１３３
は、そのゲートがアースに進むなめに、高インピーダン
ス状態にあるであろう。したがって、ＳＡＴ信号は、ト
ランジスタ１３３を流れる電流を限定する。ＷＥが低レ
ベルである時、トランジスタ１９６はオフであり、一方
、トランジスタ１９２はオンである。したがって、ＳＡ
Ｔは読み出しモードにおいてＶ ＲＢにあるであろう
。 Ｃ ［００３２］ 図２〜図６に戻り、そして１つの例として図３のメモリ
・セル１５２を用いるならば、メモリ・セル３０〜７０
の読み出し動作およびプログラム動作を考察することが
できる。読み出し動作の間、メモリ・セル１５２を読み
出すことが要求される場合、対応する復号化された信号
Ｘ、およびＹ、が高レベルである。Ｘ。 Ｊ Ｊ
ＪおよびＹ、はそれぞれ、メモリ・セル１５２のワ
ード線路およびビット線路を選定し、それにより、この
セルが選定される。さらに、信号ＶＧ、はチップ高電圧
源Ｖ に等しい電圧レベルにあり、そしてこの信号ＶＧ
、は、高レベル信号ＺにＣＯ１ よってオンになったトランジスター５０を通り、接続点
１３６へ送られる。 ［００３３］ 信号反転りは読み出しバイアス信号ＲＢに等価な電圧レ
ベルにあり、そして図４に示された回路のトランジスタ
１７２およびトランジスタ１７４を通過することを可能
にする低レベルＷＥ信号によって、発生される。信号Ｒ
Ｂは約２．８ボルトであることができる。信号反転りは
トランジスタ１３５をオンにし、それにより、高レベル
ＶＧ、信号が接続点１３４に伝送されることが可能とな
る。トランジスタ１３３のゲートに接続された信号ＳＡ
ＴはＶ ＲＢに等価な電圧レベルＣ にあるから、トランジスター３３はオフである。トラン
ジスター３８もまたオフである。それは、トランジスタ
ー３８のゲートに接続点１３４が高レベルであるからで
ある。プログラム可能信号ＰＥはプログラミング期間中
のときのみ高レベルであるから、反転ＰＥは読み出し期
間中は高レベルであり、そしてトランジスター４４をオ
ンにして、高レベルＶＧ、信号を接続点１３６がら接続
点１４６へ送る。接続点１４６をアースに接続するトラ
ンジスター４８は低レベル反転Ｚ＊によってオフであり
、したがって、接続点１４６は高レベルのままである。 トランジスター４２のゲートに接続された接続点１４６
の電圧が高レベルであるために、トランジスター４０は
オンになり、そして接続点１４０はアースになる。した
がって、メモリ・セル１５２の一方側はアースに近い電
圧レベルになる。 ［００３４］ そしてこのビット線路ＢＬｊは、図２に示されたトラン
ジス、り９４〜１００の中の対応するトランジスタを通
して、ｖｂｉａｓに接続される。ＲＢは図５に示された
特開平４−＋５９ｔ；ｓ＋７（１４） １５４は電圧レベルｖｂよ。８の近傍に保持される。接
続点１５４はまたトランジスタ１５６を通して接続点１
１０に接続され、そしてさらに、図２に示されたトラン
ジスタ１１６およびトランジスター２９のうちの１つの
トランジスタを通してセンス増幅器１０１およびセンス
増幅器１０２のうちの１つのセンス増幅器に接続される
。トランジスタ１５６は信号Ｙ、によってオンにされる
。このように」 構成されることにより、接続点１５４の電圧レベルを検
出することによって、メモリ・セル１５２はセンス増幅
器により読み出すことができる。 ［００３５］ ＦＡＭＯ３装置に特有のことであるカミメモリ・セルが
プログラムされた状態にある時、浮動ゲートに残留して
いる電子が存在するであろう。浮動ゲートに電子が存在
するから、メモリ・セル１５２のドレインとソースとの
間の経路は非導電状態であり、したがって、接続点１５
４の電圧レベルはＶ ＲＢの近傍に保持Ｃ されたままである。もしメモリ・セル１５２が消去され
た状態にあるならば、浮動ゲート内には電子は存在しな
く、したがって、ドレインとソースの間の経路は導電状
態にある。したがって、接続点１５４の電圧レベルは、
トランジスター４２を通り、実効的にＶ ＲＢよりわ
ずかに下のレベルになる。したがって、センＣ ス増幅器１０１がビット線路ＢＬ、に対して用いられる
と仮定するならば、センス増幅器１０１に対する接続点
１１５人力は、プログラムされたメモリ・セルに［００
３６］ プログラミングの期間中、メモリ・セル１５２が対応す
るワード線路とビット線路とによって選定される。高電
圧レベルが対応するワード線路Ｘｊに供給されそしてこ
のワード線路はメモリ・セル１５２のゲートに接続され
る。信号Ｙ。 はまた高レベルであり、そしてトランジスタ１５６をオ
ンにする。 ［００３７］ トランジスター５０のゲートのＺ信号は高レベルであり
、それにより、トランジスタ１５０は低レベルＶＧ、信
号を接続点１３６に伝送することができる。選ＶＧ、は
プログラミング期間中低レベルである。 図３および図４において、信号反転ＰＥは約１２ボルト
の電圧レベルにあり、それにより、ＮＡＮＤゲート１６
０は、反転ＤＡＴＡを接続点１７０の反転りに伝送する
ことができる。反転りはトランジスター３５のゲートに
接続され、そしてトランジスター３５はＷＥの電圧レベ
ルに依存してオンまたはオフになる。選定されたメモリ
・セルが「ゼロ」でプログラムされるべきである場合、
反転りは高レベルであり、そしてトランジスター３５は
オンである。さらに、トランジスター４４は反転ＰＥの
低電圧レベルによりオフであり、そしてトランジスター
４８は高レベル反転Ｚ によりオンである。これらの組
み合わせにより、接続点１３６、接続点１４６、および
接続点１３４はアースになる。トランジスター４２は、
接続点１４６の低電圧レベルにより、オフである。反転
Ｚ は、プログラム期間中を除いて、信号Ｚの反転に等
しい。ただし、それが高レベルのままである時にである
。 ［００３８］ トランジスター３３のゲートは信号ＳＡＴに接続される
。信号ＳＡＴは、図６に示された回路によって発生され
る。ＳＡＴはレベルＶ ＲＢ−ｖｔに等価な電Ｃ 圧レベルに保持される。ＳＡＴの発生には信号Ｖ Ｒ
Ｂが関与している。信号Ｃ Ｖ ＲＢは図５に示された回路によって発生される。 Ｖ ＲＢは、反転ＰＥが低ｃｃ
ｃ
ｃレベルである時、■ に等しい電圧レベルにあり、し
たがって、ＶｏｏＲＢはプロｐ ダラム期間中約１２ボルトである。ＳＡＴのこの電圧レ
ベルにより、Ｐチャンネル・トランジスター３３は高イ
ンピーダンス状態にある。 ［００３９］ さらに、接続点１３４の低電圧レベルにより、Ｐチャン
ネル・トランジスター３８がオンになり、そしてそれに
より、接続点１４０は実効的にｖｂｉａＳに等価な電圧
レベルになる。メモリ・セル１５２の他の側について、
トランジスター１８を制御する信号ＰＥ７Ｎ（図２）お
よびトランジスタ１５６を制御する復号化された信号Ｙ
、はいずれも高レベルであり、それにより、接続点１５
４または対応するビット線路をアースにする。信号Ｐ
ＥＺＮまたは信号Ｙｊに約１５ボルトの高電圧を供給す
ることが好ましく、それにより、トランジスター１８お
よびトランシフ０９− スタ１５６の装置寸法を大きくすることなく、接続点１
５４からアースへのより大きな導電路が可能となる。こ
のようにして、選定されたメモリ・セル１５２をプログ
ラムすることができる。 ［００４０］ 読み出し動作中とプログラム動作中において、メモリ・
セルは、適当な低レベルＸ、信号およびＹ６信号を供給
することによって、選定されない。さらに、読ｊ
Ｊ み出し期間中に選定されなかったメモリ・セルは対応す
るＶＧ、が低レベルであす、したがって、接続点１３６
が低レベルになり、そしてトランジスター３８はオンに
なる。トランジスター３８は導電状態になり、そして接
続点１４０はＶｂｉａｓになる。実効的に、メモリ・セ
ル１５２の接続点１４０と接続点１５４は同じ電圧レベ
ルにあり、したがって、電流は流れない。 ［００４１］ プログラム期間の間選定されないメモリ・セルは信号Ｚ
が低レベルであり、それにより、トランジスター５０は
動作できない。信号ＶＧ、は、プログラミング期間中、
選定されていないアレイ・ソース（Ａ Ｓ ）駆動回路
に対し、高レベルである。選定されていないメモリ・セ
ルに対する反転りは低レベルであり、それにより、トラ
ンジスター３５はオフになる。この時、接続点１３４は
、ＶＧ、から分離される。信号ＳＡＴはｖ ＲＢ−ｖｔ
にあり、それにより、トランジスターＣ ３３がオンになり、そして接続点１３４がＶｂｉａｓに
なる。したがって、そのゲートが接続点１３４に接続さ
れているトランジスター３８はオフになる。このように
して、選定されないメモリ・セル１５２には電流は流れ
る。メモリ・セルを選定しないためには、ＶＧ、 Ｚ
、および反転りに対し前記論理レベルのいずれが１つが
あれば十分である。 ［００４２］ 読み出し動作中、電流が接続点１５４から接続点１４０
へ流れることに注目してほしい。この場合には、接続点
１５４はｖｂｉａｓに等価な電圧レベルにあり、そして
接続点１４０はアースにある。ここで、ｖｂｉａｓは約
１．５ボルトに等しい。 他方、プログラミング期間中は、電流は接続点１４０が
ら接続点１５４へ流れる４はアースにある。この場合の
ｖｂｉａＳは約１２．５ボルトである。 ［００４３］ メモリ・セルは一方側から読み出しそして他方側からプ
ログラムすることができるから、メモリ・セルの両側の
接合は、それらの機能に対して最適化しうろことに注意
することがまた重要である。例えば、読み出し側は、当
業者にはよく知られているように、ホット・キャリア効
果をなくするまたは小さくするなめに、傾斜接合である
ことができる、またはわずかに不純物が添加されたドレ
インであることができる。さらに、プログラム側は、プ
ログラミングを最適に行うために、急変接合であること
ができる。このように構成することにより、この装置の
メモリ・セルは読み出しとプログラミングの両方に対し
最良動作を行なう。 ［００４４］ 要約をすれば、電気的にプログラミング可能な読み出し
専用メモリ・セルを読み出すための、およびプログラミ
ングするための、方法と装置が説明された。本発明は、
典型的なメモリ・セル復号化回路に付随する前記問題点
を有しない。 ［００４５］ 例示された実施例とそれらの利点が前記において詳細に
説明されたけれども、本発明は前記実施例に限定される
わけではない。 ［００４６］ 以上の説明に関し更に以下の項を開示する。 （１） 第１端子および第２端子を有する電流路と、
前記第１端子と、アース源と、プログラム・バイアス電
圧源とに結合されたアレイ・ソース駆動回路と、 前記アレイ・ソース駆動回路によって受け取られる読み
出しモード信号であって、前記読み出しモード信号を受
け取るのに応答して前記回路が前記第１端子をアースに
結合する、少なくとも１つの前記読み出しモード信号と
、前記アレイ・ソース駆動回路によって受け取られるプ
ログラム・モード信号であって、前記プログラム・モー
ド信号を受け取るのに応答して前記回路が第１端子を前
記プログラム・バイアス電源に結合する、少なくとも１
つの前記プログラム・モード信号と、 前記第２端子と読み出しセンス接続点とアースとに結合
され、かつ、前記読み出しモード信号および前記プログ
ラム信号を受け取るように結合され、カリ、前記プログ
ラム・モード信号を受け取るのに応答して前記第２端子
をアースに結合し、かつ、前記読み出しモード信号を受
け取るのに応答して前記第２端子を前記読み出しセンス
接続点に結合する、ビット線路駆動回路と、を有する電
気的にプログラム可能なメモリ・セルを読み出すおよび
プログラミングするための装置。 ［００４７］ （２） 第１項において、前記アレイ・ソース駆動回
路が読み出し動作またばプログラム動作のいずれかを指
示する仮想アース制御信号を受け取るように動作する、
前記装置。 ［００４８］ （３） 第１項において、アレイ・ソース駆動回路が
ゲートを有し、かつ、前記プログラム・バイアス電圧お
よび前記メモリ・セルの前記第１端子に選択的に結合す
る電流路を有する第１Ｐチヤンネル電界効果トランジス
タと、 ゲートを有し、かつ、アースおよび前記メモリ・セルの
前記第１端子に選択的に結合する電流路を有する第１Ｎ
チヤンネル電界効果トランジスタと、前記ゲートに結合
して前記第１Ｐチヤンネル電界効果トランジスタまたは
前記第１Ｎチヤンネル電界効果トランジスタのいずれか
を選択的に動作させる制御回路と、 を有する、前記装置。 ［００４９］ （４） 第３項において、前記制御回路が前記プログ
ラム・バイアス電圧と第１接続点との間を選択的に結合
する電流路を有し、かつ、制御信号によって動作する第
２Ｐチヤンネル電界効果トランジスタと、 前記第１接続点と第２接続点とを選択的に結合する電流
路を有し、がっ、反転データ信号によって動作する第２
Ｎチヤンネル電界効果トランジスタと、特開平４−１５
９ｔ；９７ （１９） 前記第２接続点と第３接続点とを選択的に結合する電流
路と、かつ、反転プログラム可能信号によって動作する
第３Ｎチヤンネル電界効果トランジスタと、前記第３接
続点とアースとを選択的に結合する電流路を有し、かつ
、復号化された信号によって動作する第４Ｎチヤンネル
電界効果トランジスタと、前記第１接続点に接続された
前記第１Ｐチヤンネル電界効果トランジスタのゲート、
および前記第３接続点に接続された前記第４Ｎチヤンネ
ル電界効果トランジスタのゲートと、 を有する、前記装置。 ［００５０］ （５） 第４項において、前記アレイ・ソース駆動回
路が仮想アース制御信号と前記第２接続点とを結合する
電流路を有する第５Ｎチヤンネル電界効果トランジスタ
を有し、かつ、前記第５Ｎチヤンネル電界効果トランジ
スタが第２復号化信号によって動作する、前記装置。 ［００５１］ （６） 第５項において、前記アレイ・ソース駆動回
路が前記第５トランジスタが動作することによって選定
されおよび前記第５トランジスタが動作しないことによ
って選定されない、前記装置。 ［００５２］ （７） 第４項において、前記第１Ｐチヤンネル電界
効果トランジスタがＮ形半導体材料のタンクの中に製造
され、カリ、前記タンクが前記プログラム・バイアス電
圧に接続され、および、前記Ｐチャンネル電界効果トラ
ンジスタがまたＮ形半導体材料のタンクの中に製造され
、カリ、前記タンクがまた前記プログラム・バイアス電
圧に接続される、前記装置。 ［００５３］ （８） 第１項において、前記ビット線路駆動回路が
前記読み出しセンス接続点と前記第２端子とを結合する
電流路を有する第１Ｎチヤンネル電界効果トランジスタ
と、 前記第２端子とアースとを結合する電流路を有し、カリ
、復号化された信号によって動作することができる第２
Ｎチヤンネル電界効果トランジスタと、を有する、前記
装置。 ［００５４］ （９） 第１項において、前記セルは行とおよび前記
性と一定の角度をなして配置された列とに配置された複
数個の電気的にプログラム可能なメモリ・セルの１つで
あり、および、前記メモリ・セルが複数個のアレイ・ソ
ース駆動回路と複数個のビット線路駆動回路とに結合さ
れ、および、前記アレイ・ソース駆動回路のおのおのが
２個の隣接するメモリ・セルの前記第１端子に接続され
かつ前記メモリ・セルの少なくとも１つの列を駆動する
ように動作することが可能であり、および、前記ビット
線路駆動回路のおのおのが２個の隣接するメモリ・セル
の前記第２端子に接続されかつ前記メモリ・セルの少な
くとも１つの列を駆動するように動作することが可能で
あり、および、前記アレイ・ソース駆動回路および前記
ビット線路駆動回路がメモリ・セルの前記列の間に交互
に配置される、前記装置［００５５］ （１０）第９項において、前記アレイ・ソース駆動回路
のおのおのがメモリ・セルの２個の隣接する列の第１端
子に結合され、および複数個の前記ビット線路駆動回路
のおのおのがメモリ・セルの２個の隣接する列の第２端
子に結合される、前記装置。 ［００５６］ （１１）行および列に配置された複数個の電気的にプロ
グラム可能なメモリ・セルと、 メモリ・セルの１対の隣接する対の間におのおのが配置
され、かつ、前記メモリ・セルの第１端子に結合された
複数個のアレイ・ソース線路と、メモリ・セルの１対の
隣接する対の間におのおのが配置され、がっ、前記メモ
リ・セルの第２端子に結合された複数個のビット線路と
、選定されたメモリ・セルの第１端子をプログラム・モ
ード信号に応答してプログラム・バイアス電圧に選択的
に接続するためにカリ読み出しモード信号に応答してア
ースに選択的に接続するためにアレイ・ソース線路にお
のおのが結合された複数個のアレイ・ソース駆動回路と
、、特開平４−１５９６９７ （２１） 選定されたメモリ・セルの第２端子を前記読み出しモー
ド信号に応答してセンス接続点に選択的に接続するため
にかつ前記プログラム・モード信号に応答してアースに
選択的に接続するためにビット線路におのおのが結合し
た複数個のビット線路駆動回路と、 アドレス復号化トランジスタを通して前記ビット線路に
結合されたセンス回路と、 を有する電気的にプログラム可能な読み出し専用メモリ
装置のアレイ。 ［００５７］ （１２）第１１項において、前記アレイ・ソース駆動回
路が読み出しモードにおいて前記第１端子をアースに接
続しかつ前記第２端子を読み出しバイアス電圧を有する
前記センス接続点に接続することによって前記メモリ・
セルを復号化するように動作することができ、および、
さらにプログラム・モードにおいて前記第１端子を前記
プログラム・バイアス電圧に接続しかつ前記第２端子を
アースに接続することによって前記選定されたメモリ・
セルを復号化するように動作するように動作することが
できる、前記アレイ。 ［００５８］ （１３）１１１項において、前記アレイ・ソース駆動回
路のおのおのが読み出し動作またはプログラム動作のい
ずれかを指示する仮想アース制御信号を受け取るように
動作することができる、前記アレイ。 ［００５９］ （１４）第１１項において、前記アレイ・ソース駆動回
路のおのおのがゲートと、前記プログラム・バイアス電
圧と前記メモリ・セルの前記第１端子とを選択的に結合
する電流路とを有する第１Ｐチヤンネル電界効果トラン
ジスタと、 ゲートと、アースと前記メモリ・セルの前記第１端子と
を選択的に結合する電流路とを有する第１Ｎチヤンネル
電界効果トランジスタと、前記第１Ｐチヤンネル電界効
果トランジスタまたは前記第１Ｎチヤンネル電界効果ト
ランジスタのいずれかを選択的に動作させるために前記
ゲートに結合された制御回路と、 を有する、前記アレイ。 ［００６０］ （１５）第１４項において、前記制御回路が前記プログ
ラム・バイアス電圧と第１接続点とを選択的に結合する
電流路を有し、かつ、制御信号によって動作することが
できる第２Ｐチヤンネル電界効果トランジスタと、 前記第１接続点と第２接続点とを選択的に結合する電流
路を有し、かつ、反転データ信号によって動作すること
ができる第２Ｎチヤンネル電界効果トランジスタと、 前記第２接続点と第３接続点を選択的に結合する電流路
を有し、かつ、反転プログラム可能信号によって動作す
ることができる第３Ｎチヤンネル電界効果トランジスタ
と、 前記第３接続点とアースとを選択的に結合する電流路を
有し、かつ、復号化された信号によって動作することが
できる第４Ｎチヤンネル電界効果トランジスタと、 前記第１接続点に接続された前記第１Ｐチヤンネル電界
効果トランジスタのゲートと、および前記第３接続点に
接続された前記第１Ｎチヤンネル電界効果トランジスタ
のゲートと、 を有する、前記アレイ。 ［００６１］ （１６）第１５項において、前記アレイ・ソース駆動回
路のおのおのが仮想アース制御信と前記第２接続点とを
結合する電流路を有しかつ第２復号化信号によって動作
することができる第５Ｎチヤンネル電界効果トランジス
タをさらに有する前記アレイ。 ［００６２］ （１７）第１６項において、アレイ・ソース駆動回路が
前記第５トランジスタを動作させることによって選定さ
れカリ前記第５トランジスタを動作させないことによっ
て選定されない、前記アレイ。 ［００６３］ 特開平４−ｘｓ９ｅ＜）； （ｔｓ） （１８）第１５項において、前記第１Ｐチヤンネル電界
効果トランジスタのタンクが前記プログラム・バイアス
電圧に接続され、および前記第２Ｐチヤンネル電界効果
トランジスタがまた前記プログラム・バイアス電圧に接
続される、前記アレイ。 ［００６４］ （１９）第」１項において、前記ビット線路駆動回路の
おのおのが前記読み出しモード信号と前記第２端子とを
結合する電流路を有する第１Ｎチヤンネル電界効果トラ
ンジスタと、 前記第２端子とアースとを結合する電流路を有しかつ復
号化された信号によって動作することができる第２Ｎチ
ヤンネル電界効果トランジスタと、を有する、前記アレ
イ。 ［００６５］ （２０）第１端子および第２端子をそなえた電流路をお
のおのが有し複数個の前記セルのうちの１つのセルを選
定する装置と、前記第１端子をアースに結合しかつ前記
第２端子をセンス接続点に結合することによって前記選
定されたメモリ・セルを読み出すための装置と、前記第
１端子をプログラム・バイアス電圧に結合しかつ前記第
２端子をアースに結合することによって前記選定された
メモリ・セルをプログラムするための装置と、 を有する、複数個のメモリ・セルを読み出すおよびプロ
グラムするための装置。 ［００６６］ （２１）第２０項において、前記メモリ・セルが第１半
導体接合および第２半導体接合を有する、前記装置。 ［００６７］ （２２）第２１項において、前記第１接合が傾斜接合で
あり、および前記第２接合が急変接合である、前記装置
。 ［００６８］ （２３）第２０項において、前記選定されたメモリ・セ
ルの読み出し期間中は前記選定されたメモリ・セルの前
記第２端子から前記第１端子へ電流が流れ、および前記
メモリ・セルのプログラミング期間中ば前記選定された
メモリ・セルの前記第１端子から前記第２端子へ電流が
流れる、前記装置。 ［００６９］ （２４）メモリ・セルのおのおのがアレイ・ソース接続
点とビット線路接続点との間に電流路を有し、 読み出し動作を指示する第１状態とプログラム動作を指
示する第２状態とを有する制御信号を検出する段階と、 選定されたメモリ・セルのアドレスを復号化する段階と
、前記選定されたメモリ・セルの前記アレイ・ソース接
続点を前記制御信号の前記第２状態を検出するのに応答
してプログラム・バイアス電圧に結合する段階および前
記検出された制御信号の前記第４状態を検出するのに応
答してアースに結合する段階と、 前記選定されたメモリ・セルの前記ビット線路接続点を
前記制御信号の前記第２状態を検出するのに応答してア
ースに結合する段階および前記検出された制御信号の前
記第１状態を検出するのに応答して読み出しバイアス電
圧に結合する段階と、 前記制御信号の前記第１状態を検出するのに応答して前
記選定されたメモリ・セルを読み出す段階と、および前
記制御信号の前記第２状態を検出するのに応答して前記
選定されたメモリ・セルをプログラミングする段階と、
を有する、複数個の電気的にプログラム可能なメモリ・
セルを復号化する方法。 ［００７０］ （２５）第２４項において、読み出しの前記段階が前記
選定されたメモリ・セルの前記アレイ・ソース接続点を
アースに結合する段階と、 前記選定されたメモリ・セルの前記ビット線路接続点を
前記読み出しバイアス電圧に結合する段階と、 前記ビット線路接続点の電圧レベルを検出する段階と、
を有する、前記方法。 ［００７１］ ４Ｎ開平４−１５９ｂ９７ （２６） （２６）第２４項において、プログラミングの前記段階
が前記選定されたメモリ・セルの前記アレイ・ソース接
続点を前記プログラム・バイアス電圧に結合する段階と
、 前記選定されたメモリ・セルの前記ビット線路接続点を
アースに結合する段階と、 前記選定されたメモリ・セルのゲートに高電圧を加える
段階と、を有する、前記方法。
よく理解することができる。 図１は、１メガバイト相補形金属酸化物半導体の上に、
電気的にプログラム可特開平４−ｘｓ９６ｑ７（６） 能な読み出し専用メモリ・アレイがその上に製造されて
いる、チップの中心部分を示した高レベル概要ブロック
線図である。この１メガバイト・アレイは１０で全体的
に示されている。アレイ１０は１６個の６４にアレイ部
分１２に組織構成される。アレイ部分１２の対の間に、
仮想アース復号器部分１４とセンス増幅器部分１６とが
配置される。センス増幅器部分１６のおのおのは、おの
おのの隣接するアレイ部分に対して１６個ずつで、３２
個のセンス増幅器を有する。 ［００１３］ 例示された実施例では、アレイ部分１２は、それらの仮
想アース復号器部分１４およびセンス増幅器部分１６と
共に、２列８行の高次アレイに組織構成される。行およ
び列復号器部分１８がこの高次アレイの上部に配置され
、そして行および列復号器部分２０を通して、それぞれ
のアレイ部分１２、仮想アース復号器部分１４およびセ
ンス増幅器部分２０に接続される。アドレス復号器部分
２２は出力を有し、そしてこれらの出力は隣接する行お
よび列復号器部分１８に接続される。例示された実施例
では、プログラム制御ブロック２４がこのチップの上部
左側隅に配置され、そして非プログラム制御ブロック２
６がチップの上部右側隅に配置される。例示された実施
例では、Ｚアドレスおよび復号器部分２５がアドレス復
号器部分２２がら空間的に離れた位置に配置され、そし
てダイ１０の下部右側隅に配置される。オフ・チップ通
信のなめに、複数個の■１０（入力／出力）パッド２８
が非プログラム制御ブロック２６に接続される。 ［００１４］ 図２は、６４にアレイ部分１２のうちの１つの一部分を
さらに詳細に示した電気的概要図である。図２には、複
数個の電気的にプログラム可能な読み出し専用メモリ・
セル３０〜７０が示されている。これらの読み出し専用
メモリ・セルは複数個の行と、これらの行に直交する複
数個の列に配列される。これらのセルの各行は、それら
の行に付随する行線路、すなわち、ワード線路ＸＯ，Ｘ
ｉ、−Ｘｎを有する。これらのセルの列の対のおのおの
は、それらに付随するビット線路ＢＬＩ、ＢＬ２．＋、
ＢＬｎ−１を有する。外側のビット線路ＢＬＯおよびＢ
Ｌｎには、それぞれ、メモリ・セルの１つの列だけが付
随する。これらのセルの列の対には、それぞれ、ＡＳ
（アレイ・ソース）駆動回路７２〜７８のうちの１つが
付随する。ＡＳ駆動回路７２〜７８のおのおのは、それ
ぞれの復号化された信号源、すなわち、仮想アース信号
源ＶＧＯ，ＶＧＩ、 −ＶＧｎに接続され、そしてさら
にバイアス電圧源■ に接続される。このバイアス電
圧源の電圧ｖｂｉｉａｓ は１．７ボルトであることができる。ＡＳ駆動回路７２
〜７８のおのおのは、Ｓ 出力として、ＡＳ駆動線路８０〜８６のそれぞれ１つを
有する。これらのＡＳ駆動線路のおのおのは、セルの１
対の列の中の各セルの電流路に接続される。ＡＳ駆動回
路７２〜７８は制御信号反転ＰＥ、Ｚ’、およびＳＡＴ
と、データ反転りとを受け取る。ここで、Ｚ′は、下記
で考察されるように、復号化信号Ｚからえられる信号を
表す。 ［００１５］ メモリ・セル３０〜７０は事実上均一であるように構成
される。１つの例としてメモリ・セル４６を取り挙げれ
ば、各メモリ・セルは電流路８８と、浮動ゲー）９０と
、制御ゲート９２とを有する。各メモリ・セルの電流路
は、ＡＳ駆動線路とそれに付随するビット線路との間に
接続される。例えば、セル４６は電流路８８を有し、そ
してこの電流路はＡＳ駆動線路８０とビット線路ＢＬＩ
との間に接続される。各メモリ・セルの制御ゲートは、
その行に付随するワード線路に接続される。例として再
びセル４６を取り挙げれば、その制御ゲート９２はワー
ド線路Ｘ１に接続される。 ［００１６］ 電圧源ｖｂｉａｓは、Ｎチャンネル電界効果トランジス
タ９４〜１００のうちのそれぞれ１つを通して、それぞ
れのビット線路ＢＬＯ，ＢＬＩ、ＢＬ２．＋、ＢＬｎに
接続される。トランジスタ９４〜１００は読み出しバイ
アス電源信号ＲＢ’に接続される。信号ＲＢ’は（後で
説明される）読み出しバイアス信号ＲＢからえられ、そ
してＲＢより約０．１ボルト低いことが好ましい。ＲＢ
は、センス増幅器１０１および１０２の中で用いられる
。２つの信号の間の電圧差はビット線路が浮動すること
を抑え、そして電流の寄与が小さい時、センシング動作
における小さな妨害をも防止する。 ［００１７］ それぞれのＮチャンネル電界効果復号化トランジスタ１
０３〜１０８は、ビット線路ＢＬＯ，ＢＬＩ、ＢＬ２．
−．ＢＬｎのそれぞれの端部で終端する電流路を有する
。これらの端部は、トランジスタ９４〜１００に接続さ
れた端部と向かい合っている。トランジスタ１０３〜１
０８は、Ｙ復号化信号ＹＯ，Ｙｌ、Ｙ２Ｙｎにそれぞれ
接続されたゲートを有する。トランジスタ１０３〜１０
８は、偶トランジスタ列と奇トランジスタ列に分けられ
る。例えば、いまの場合、トランジスター０３および１
０６は偶であり、そしてトランジスター０４および１０
８は奇である。 ［００１８］ 偶トランジスター０３および１０６などの電流路は、そ
れらのそれぞれのビット線路ＢＬＯ，ＢＬ２．−．ＢＬ
ｎ−１（図示されていない）を、接続点１１０に選択的
に接続し、そしてさらに、電界効果トランジスター１４
と線路１１５の電流路を通して、センス増幅器１０１に
接続する。トランジスター１４のゲート１１６は復号化
された信号Ｚ に接続される。接続点１１０は、電界効
果トランジスタ１１８の電流路を通して、アースに選択
的に接続される。電界効果トランジスタ１１８のゲート
１２０は、プログラム可能信号ＰＥｚ−に接続される。 ［００１９］ センス増幅器１０１は、センス線路１１５から受け取る
信号と、基準線路１２２から受け取る信号とを比較する
。基準線路１２２は、例えば、１６個の読み出し専用メ
モリ・セルのミニアレイの中に選定された接続点に接続
される。基準線路１２２が接続されているミニアレイの
中のこの接続点はプログラム可能でありて、ミニアレイ
の中の演算セルの状態を予め選定することができる。 ［００２０１ 奇トランジスタ１０４〜１０８は、それらのそれぞれの
ビット線路ＢＬＩ、ＢＬ３．−ＢＬｎを、接続点１２６
に選択的に接続し、そしてさらに、Ｎチャンネル電界効
果トランジスター２１と線路１２８を通して、センス増
幅器１０２に接続する。トランジスター２１のゲート１
２９は復号化された信号Ｚ に接続される。接続点１２
６はまた、電界効果トランジスター３０の電流路を通し
て、アースに選択的に接続される。電界効果トランジス
ター３０のゲート１３１は、復センス増幅器１０１に対
応する増幅器である。センス増幅器１０２は、センス線
路１２８から受け取った信号を、基準線路１３２から受
け取った基準値と比較する。基準線路１３２は、ミニア
レイ１２４の中の予め定められた接続点に接続される。 ［００２１］ 図３はＡＳ駆動回路７４の詳細図である。図３に示され
た回路の中のＡＳ駆動回路７２〜７８のおのおのは、す
べて同じ構成を有する。Ｐチャンネル電界効果トランジ
スタ１３３の電流路は、バイアス電圧源ｖｂ□８８を接
続点１３４に接続する。Ｐチャンネル・トランジスタ１
３３はＮ形半導体材料のタンク（図示されていない）の
中に製造され、そしてさらに、このＮ形半導体材料はＰ
形半導体基板の中に作成される。このタンクはまたｖｂ
ｉａｓに接続される。接続点１３４は、Ｎチャンネル電
界効果トランジスタ１３５の電流路を通して、接続点１
３６に接続される。Ｐチャンネル電界効果トランジスタ
１３８の電流路は、ｖｂｉａｓをＡＳ出力接続点１４０
に選択的に接続する。トランジスタ１３８のタンクがｖ
ｂｉａｓに接続される。出力接続点１４０はまた、Ｎチ
ャンネル電界効果トランジスタ１４２の電流路を通して
、アースまたはＶ に選択的に接続される。 Ｓ ［’００２２］ Ｎチャンネル電界効果トランジスタ１４４は、接続点１
３６と接続点１４６とを選択的に接続する電流路を有し
、そして接続点１４６はＮチャンネル・トランジスタ１
４２のゲートに接続される。接続点１４６はさらに、Ｎ
チャンネル・トランジスタ１４８の電流路を通して、ア
ースに接続される。 ［００２３］ Ｐチャンネル・トランジスタ１３３のゲートは、信号Ｓ
ＡＴに接続される。Ｎチャンネル・トランジスタ１３５
のゲートは、信号反転りに接続される。Ｎチャンネル・
トランジスタ１４４のゲートは、反転プログラム可能信
号反転ＰＥに接続される。Ｎチャンネル・トランジスタ
１４８のゲートは、反転デコーディング信号反転Ｚ に
接続される。接続点１３６は、Ｎチャンネル電界効果ト
ランジスタ１５０の電流路を通して、復号化されたアー
ス源すなわち仮想アース源ＶＧ。 に選択的に接続される。ここで、ｉは１がらｎまでの番
号であることができる。 トランジスタ１５０のゲートは復号化信号Ｚ源に接続さ
れる。 ［００２４］ ■ は、Ｐチャンネルｖｔをチップの低電圧源ｖｓｓ
よりプラス０．５ボルトｉａｓ 高く保持する電源である。 図１と共に図３を見ればわかるように、仮想アース信号
ＶＧｉは対応するＶＧ復号化部分１４で生ずる。信号Ｓ
ＡＴおよび信号反転ＰＥはプログラム制御部分１４で生
じ、一方、信号Ｚの成分はＺ復号器部分２５で生じ、そ
してＺおよび反転Ｚ＊はＶＧ復号器１４およびセンス増
幅器１６部分で生ずる。 ［００２５］ ＡＳ駆動回路７４の出力接続点１４０は、ワード線路Ｘ
ｊ上のメモリ・セル１５２に接続される。メモリ・セル
１５２は、図２に示されたメモリ・セル３０〜７０を代
表して表している。メモリ・セル１５２は、接続点１５
４において、対応するビット線路ＢＬ、に接続される。 接続点１５４はまた、Ｎチャンネル・トランジスタ１５
６に接続される。トランジスタ１５６は信号Ｙ、によっ
て制御される。トランジスタ１５６は、接続点１５４を
、接続点１１０または接続点１２６に選択的に接続しく
図２）、そしてそれから、信号Ｚ または信号Ｚｍによ
つて制御されたトランジスター１４またはトランジスタ
ー２１を通して、センス増幅器１０１またはセンス増幅
器１０２に選択的に接続する。信号ＰＥ７Ｎおよび信号
ＰＥ７Ｍは、接続点１１０または接続点１２６をアース
に選択的に接続する。 ［００２６］ 図４は信号反転りを発生するための回路の電気概要図で
ある。ＮＡＮＤゲート６０は、反転ＤＡＴＡ入力とＰＥ
入力とを有する。これらの入力はチップ１０の外部から
送られてくる。ＰＥ、すなわち、プログラム可能信号は
、アレイ１０がプログラムされている時にのみ、高レベ
ルである。ＮＡＮＤゲート１６０の出力１６２は、反転
器の入力に接続される。反転器１６４の出力１６６は、
Ｎチャンネル電界効果トランジスター６８の電流路を通
しで、反転り出力接続点に選択的に接続される。外部で
発生した書き込み可能（ＷＥ）信号は、トランジスター
６８のゲートに供給されると共に、Ｐチャンネル電界効
果トランジスター７２のゲートに供給される。 ［００２７］ 反転書き込み可能信号反転ＷＥが、Ｎチャンネル・トラ
ンジスタ１７４のゲートに供給される。読み出しバイア
ス信号ＲＢは、ＷＥが低レベル状態にある場合にはＰチ
ャンネル・トランジスタ１７２を通して、または反転Ｗ
Ｅが高レベル状態にある場合にはＮチャンネル・トラン
ジスタ１７４の電流路を通してのいずれかで、反転り出
力接続点１７０に送られる。したがって、ＷＥがゼロに
等しい時したがって、反転ＷＥが１に等しい時、ＲＢ倍
信号接続点１７０に送られる。 そうでない時には、ＲＢは出力接続点１７０から分離さ
れるであろう。 ［００２８］ ＷＥが高レベル状態である場合、トランジスタ１６８は
導電状態にあり、したがって、信号は接続点１６６から
反転り出力接続点１７０へ伝送されることができる。反
転ＤＡＴＡとＰＥとが高レベル状態である時のみ、接続
点１６６は高レベルに進み、したがって、接続点１７０
の反転りは、ＰＥが高レベルである時のみ、高レベルで
あるであろう。前記のように、ＷＥが高レベルである時
、反転りはＲＢの値をとるであろう。 ［００２９］ 図５はＶ ＲＢを発生するための回路の電気回路図で
あって、その全体が１８Ｃ Ｏで示されている。図４に示された回路と同様に、Ｖ
Ｒ８回路は、チップ上のＣＣ プログラム制御ブロック２４（図１）の中に配置される
。Ｎチャンネル電界効果トランジスタ１８２は、信号Ｒ
Ｂに接続されたゲートと、電源Ｖ 接続されたドＣ レインとを有する。トランジスタ１８２のソースは、Ｖ
ＲＢ出力接続点１８４Ｃ に接続される。Ｐチャンネル電界効果トランジスタ１８
６は、もとのＰＥの反転である反転ＰＥに対する信号源
に接続されたゲートを有する。トランジスタ１８６のソ
ースはプログラミング電圧源Ｖ に接続され、そしてそ
のドレインはＶ。。 ｐ ＲＢ出力接続点１８４に接続される。図５かられかるよ
うに、ＲＢが高レベルである時、出力接続点Ｖ ＲＢ
！、ｔ、ＲＢ−Ｖｔｎの値になることができる。ＲＢの
このＣＣ 値は、Ｖ ＲＢが読み出しモードに関するＶｔｐを越
えて約０．５であるようにすＣＣ る。または、反転ＰＥが低レベルである時、Ｖ ＲＢ
は事実上Ｖ 電圧値にあるＣＣｐｐ 特開平４−、ｔ５ｑ６ｓ）７（１２） びＰチャンネル閾値電圧である。 ［００３０］ 図６は、ＳＡＴ信号を発生するための信号発生回路の電
気回路概要図であってその全体が１９０で示されている
。Ｐチャンネル電界効果トランジスタ１９２は、書き込
み可能信号源ＷＥに接続されたゲートを有する。トラン
ジスタ１９２のソースはＶ ＲＢ電圧源に接続される
。このＶ ＲＢ電圧は、図５に示されなｃｃ
ｃｃ信号発生回路１８０を用いて発生される。トランジ
スタ１９２のドレインはＳＡＴ出力接続点１９４に接続
される。この出力接続点はまた、Ｎチャンネル電界効果
トランジスタ１９６のドレインに接続される。トランジ
スタ１９６のゲートはＷＥ信号源に接続される。トラン
ジスタ１９６のソースはアースに接続される。 Ｐチャンネル電界効果トランジスタ１９８はＶ ＲＢ
電圧源に接続されたソースＣ と、ＳＡＴ出力接続点１９４に接続されたドレインとを
有する。トランジスタ１９８のゲートはまたＳＡＴ出力
接続点に接続される。 【００３月 ＷＥ倍信号高レベルである時、Ｎチャンネル・トランジ
スタ１９６はオンになり、そしてＰチャンネル・トラン
ジスタ１９２はオフになるであろう。この状態にある間
、Ｐチャンネル・トランジスタ１９８は、ＳＡＴ信号を
Ｖ ＲＢマイナＣ スＰチャンネルｖｔに保持するであろう。プログラミン
グ・モードでは、この値は約■ マイナスＰチャンネル
■ゎであるであろう。これは、トランジスタ１９ｐ ６がトランジスタ１９８に比べて相対的に小さいためで
あり、したがって、トランジスタ１９８はＳＡＴ信号が
降下しうる値を限定するからである。ＳＡＴ信号がｖＣ
ＣＲＢ−ｖｔｐへ進む時にはいつでも、図３のトランジ
スタ１３３はオンになるであろう。トランジスタ１３３
は、そのゲートがアースに進むなめに、高インピーダン
ス状態にあるであろう。したがって、ＳＡＴ信号は、ト
ランジスタ１３３を流れる電流を限定する。ＷＥが低レ
ベルである時、トランジスタ１９６はオフであり、一方
、トランジスタ１９２はオンである。したがって、ＳＡ
Ｔは読み出しモードにおいてＶ ＲＢにあるであろう
。 Ｃ ［００３２］ 図２〜図６に戻り、そして１つの例として図３のメモリ
・セル１５２を用いるならば、メモリ・セル３０〜７０
の読み出し動作およびプログラム動作を考察することが
できる。読み出し動作の間、メモリ・セル１５２を読み
出すことが要求される場合、対応する復号化された信号
Ｘ、およびＹ、が高レベルである。Ｘ。 Ｊ Ｊ
ＪおよびＹ、はそれぞれ、メモリ・セル１５２のワ
ード線路およびビット線路を選定し、それにより、この
セルが選定される。さらに、信号ＶＧ、はチップ高電圧
源Ｖ に等しい電圧レベルにあり、そしてこの信号ＶＧ
、は、高レベル信号ＺにＣＯ１ よってオンになったトランジスター５０を通り、接続点
１３６へ送られる。 ［００３３］ 信号反転りは読み出しバイアス信号ＲＢに等価な電圧レ
ベルにあり、そして図４に示された回路のトランジスタ
１７２およびトランジスタ１７４を通過することを可能
にする低レベルＷＥ信号によって、発生される。信号Ｒ
Ｂは約２．８ボルトであることができる。信号反転りは
トランジスタ１３５をオンにし、それにより、高レベル
ＶＧ、信号が接続点１３４に伝送されることが可能とな
る。トランジスタ１３３のゲートに接続された信号ＳＡ
ＴはＶ ＲＢに等価な電圧レベルＣ にあるから、トランジスター３３はオフである。トラン
ジスター３８もまたオフである。それは、トランジスタ
ー３８のゲートに接続点１３４が高レベルであるからで
ある。プログラム可能信号ＰＥはプログラミング期間中
のときのみ高レベルであるから、反転ＰＥは読み出し期
間中は高レベルであり、そしてトランジスター４４をオ
ンにして、高レベルＶＧ、信号を接続点１３６がら接続
点１４６へ送る。接続点１４６をアースに接続するトラ
ンジスター４８は低レベル反転Ｚ＊によってオフであり
、したがって、接続点１４６は高レベルのままである。 トランジスター４２のゲートに接続された接続点１４６
の電圧が高レベルであるために、トランジスター４０は
オンになり、そして接続点１４０はアースになる。した
がって、メモリ・セル１５２の一方側はアースに近い電
圧レベルになる。 ［００３４］ そしてこのビット線路ＢＬｊは、図２に示されたトラン
ジス、り９４〜１００の中の対応するトランジスタを通
して、ｖｂｉａｓに接続される。ＲＢは図５に示された
特開平４−＋５９ｔ；ｓ＋７（１４） １５４は電圧レベルｖｂよ。８の近傍に保持される。接
続点１５４はまたトランジスタ１５６を通して接続点１
１０に接続され、そしてさらに、図２に示されたトラン
ジスタ１１６およびトランジスター２９のうちの１つの
トランジスタを通してセンス増幅器１０１およびセンス
増幅器１０２のうちの１つのセンス増幅器に接続される
。トランジスタ１５６は信号Ｙ、によってオンにされる
。このように」 構成されることにより、接続点１５４の電圧レベルを検
出することによって、メモリ・セル１５２はセンス増幅
器により読み出すことができる。 ［００３５］ ＦＡＭＯ３装置に特有のことであるカミメモリ・セルが
プログラムされた状態にある時、浮動ゲートに残留して
いる電子が存在するであろう。浮動ゲートに電子が存在
するから、メモリ・セル１５２のドレインとソースとの
間の経路は非導電状態であり、したがって、接続点１５
４の電圧レベルはＶ ＲＢの近傍に保持Ｃ されたままである。もしメモリ・セル１５２が消去され
た状態にあるならば、浮動ゲート内には電子は存在しな
く、したがって、ドレインとソースの間の経路は導電状
態にある。したがって、接続点１５４の電圧レベルは、
トランジスター４２を通り、実効的にＶ ＲＢよりわ
ずかに下のレベルになる。したがって、センＣ ス増幅器１０１がビット線路ＢＬ、に対して用いられる
と仮定するならば、センス増幅器１０１に対する接続点
１１５人力は、プログラムされたメモリ・セルに［００
３６］ プログラミングの期間中、メモリ・セル１５２が対応す
るワード線路とビット線路とによって選定される。高電
圧レベルが対応するワード線路Ｘｊに供給されそしてこ
のワード線路はメモリ・セル１５２のゲートに接続され
る。信号Ｙ。 はまた高レベルであり、そしてトランジスタ１５６をオ
ンにする。 ［００３７］ トランジスター５０のゲートのＺ信号は高レベルであり
、それにより、トランジスタ１５０は低レベルＶＧ、信
号を接続点１３６に伝送することができる。選ＶＧ、は
プログラミング期間中低レベルである。 図３および図４において、信号反転ＰＥは約１２ボルト
の電圧レベルにあり、それにより、ＮＡＮＤゲート１６
０は、反転ＤＡＴＡを接続点１７０の反転りに伝送する
ことができる。反転りはトランジスター３５のゲートに
接続され、そしてトランジスター３５はＷＥの電圧レベ
ルに依存してオンまたはオフになる。選定されたメモリ
・セルが「ゼロ」でプログラムされるべきである場合、
反転りは高レベルであり、そしてトランジスター３５は
オンである。さらに、トランジスター４４は反転ＰＥの
低電圧レベルによりオフであり、そしてトランジスター
４８は高レベル反転Ｚ によりオンである。これらの組
み合わせにより、接続点１３６、接続点１４６、および
接続点１３４はアースになる。トランジスター４２は、
接続点１４６の低電圧レベルにより、オフである。反転
Ｚ は、プログラム期間中を除いて、信号Ｚの反転に等
しい。ただし、それが高レベルのままである時にである
。 ［００３８］ トランジスター３３のゲートは信号ＳＡＴに接続される
。信号ＳＡＴは、図６に示された回路によって発生され
る。ＳＡＴはレベルＶ ＲＢ−ｖｔに等価な電Ｃ 圧レベルに保持される。ＳＡＴの発生には信号Ｖ Ｒ
Ｂが関与している。信号Ｃ Ｖ ＲＢは図５に示された回路によって発生される。 Ｖ ＲＢは、反転ＰＥが低ｃｃ
ｃ
ｃレベルである時、■ に等しい電圧レベルにあり、し
たがって、ＶｏｏＲＢはプロｐ ダラム期間中約１２ボルトである。ＳＡＴのこの電圧レ
ベルにより、Ｐチャンネル・トランジスター３３は高イ
ンピーダンス状態にある。 ［００３９］ さらに、接続点１３４の低電圧レベルにより、Ｐチャン
ネル・トランジスター３８がオンになり、そしてそれに
より、接続点１４０は実効的にｖｂｉａＳに等価な電圧
レベルになる。メモリ・セル１５２の他の側について、
トランジスター１８を制御する信号ＰＥ７Ｎ（図２）お
よびトランジスタ１５６を制御する復号化された信号Ｙ
、はいずれも高レベルであり、それにより、接続点１５
４または対応するビット線路をアースにする。信号Ｐ
ＥＺＮまたは信号Ｙｊに約１５ボルトの高電圧を供給す
ることが好ましく、それにより、トランジスター１８お
よびトランシフ０９− スタ１５６の装置寸法を大きくすることなく、接続点１
５４からアースへのより大きな導電路が可能となる。こ
のようにして、選定されたメモリ・セル１５２をプログ
ラムすることができる。 ［００４０］ 読み出し動作中とプログラム動作中において、メモリ・
セルは、適当な低レベルＸ、信号およびＹ６信号を供給
することによって、選定されない。さらに、読ｊ
Ｊ み出し期間中に選定されなかったメモリ・セルは対応す
るＶＧ、が低レベルであす、したがって、接続点１３６
が低レベルになり、そしてトランジスター３８はオンに
なる。トランジスター３８は導電状態になり、そして接
続点１４０はＶｂｉａｓになる。実効的に、メモリ・セ
ル１５２の接続点１４０と接続点１５４は同じ電圧レベ
ルにあり、したがって、電流は流れない。 ［００４１］ プログラム期間の間選定されないメモリ・セルは信号Ｚ
が低レベルであり、それにより、トランジスター５０は
動作できない。信号ＶＧ、は、プログラミング期間中、
選定されていないアレイ・ソース（Ａ Ｓ ）駆動回路
に対し、高レベルである。選定されていないメモリ・セ
ルに対する反転りは低レベルであり、それにより、トラ
ンジスター３５はオフになる。この時、接続点１３４は
、ＶＧ、から分離される。信号ＳＡＴはｖ ＲＢ−ｖｔ
にあり、それにより、トランジスターＣ ３３がオンになり、そして接続点１３４がＶｂｉａｓに
なる。したがって、そのゲートが接続点１３４に接続さ
れているトランジスター３８はオフになる。このように
して、選定されないメモリ・セル１５２には電流は流れ
る。メモリ・セルを選定しないためには、ＶＧ、 Ｚ
、および反転りに対し前記論理レベルのいずれが１つが
あれば十分である。 ［００４２］ 読み出し動作中、電流が接続点１５４から接続点１４０
へ流れることに注目してほしい。この場合には、接続点
１５４はｖｂｉａｓに等価な電圧レベルにあり、そして
接続点１４０はアースにある。ここで、ｖｂｉａｓは約
１．５ボルトに等しい。 他方、プログラミング期間中は、電流は接続点１４０が
ら接続点１５４へ流れる４はアースにある。この場合の
ｖｂｉａＳは約１２．５ボルトである。 ［００４３］ メモリ・セルは一方側から読み出しそして他方側からプ
ログラムすることができるから、メモリ・セルの両側の
接合は、それらの機能に対して最適化しうろことに注意
することがまた重要である。例えば、読み出し側は、当
業者にはよく知られているように、ホット・キャリア効
果をなくするまたは小さくするなめに、傾斜接合である
ことができる、またはわずかに不純物が添加されたドレ
インであることができる。さらに、プログラム側は、プ
ログラミングを最適に行うために、急変接合であること
ができる。このように構成することにより、この装置の
メモリ・セルは読み出しとプログラミングの両方に対し
最良動作を行なう。 ［００４４］ 要約をすれば、電気的にプログラミング可能な読み出し
専用メモリ・セルを読み出すための、およびプログラミ
ングするための、方法と装置が説明された。本発明は、
典型的なメモリ・セル復号化回路に付随する前記問題点
を有しない。 ［００４５］ 例示された実施例とそれらの利点が前記において詳細に
説明されたけれども、本発明は前記実施例に限定される
わけではない。 ［００４６］ 以上の説明に関し更に以下の項を開示する。 （１） 第１端子および第２端子を有する電流路と、
前記第１端子と、アース源と、プログラム・バイアス電
圧源とに結合されたアレイ・ソース駆動回路と、 前記アレイ・ソース駆動回路によって受け取られる読み
出しモード信号であって、前記読み出しモード信号を受
け取るのに応答して前記回路が前記第１端子をアースに
結合する、少なくとも１つの前記読み出しモード信号と
、前記アレイ・ソース駆動回路によって受け取られるプ
ログラム・モード信号であって、前記プログラム・モー
ド信号を受け取るのに応答して前記回路が第１端子を前
記プログラム・バイアス電源に結合する、少なくとも１
つの前記プログラム・モード信号と、 前記第２端子と読み出しセンス接続点とアースとに結合
され、かつ、前記読み出しモード信号および前記プログ
ラム信号を受け取るように結合され、カリ、前記プログ
ラム・モード信号を受け取るのに応答して前記第２端子
をアースに結合し、かつ、前記読み出しモード信号を受
け取るのに応答して前記第２端子を前記読み出しセンス
接続点に結合する、ビット線路駆動回路と、を有する電
気的にプログラム可能なメモリ・セルを読み出すおよび
プログラミングするための装置。 ［００４７］ （２） 第１項において、前記アレイ・ソース駆動回
路が読み出し動作またばプログラム動作のいずれかを指
示する仮想アース制御信号を受け取るように動作する、
前記装置。 ［００４８］ （３） 第１項において、アレイ・ソース駆動回路が
ゲートを有し、かつ、前記プログラム・バイアス電圧お
よび前記メモリ・セルの前記第１端子に選択的に結合す
る電流路を有する第１Ｐチヤンネル電界効果トランジス
タと、 ゲートを有し、かつ、アースおよび前記メモリ・セルの
前記第１端子に選択的に結合する電流路を有する第１Ｎ
チヤンネル電界効果トランジスタと、前記ゲートに結合
して前記第１Ｐチヤンネル電界効果トランジスタまたは
前記第１Ｎチヤンネル電界効果トランジスタのいずれか
を選択的に動作させる制御回路と、 を有する、前記装置。 ［００４９］ （４） 第３項において、前記制御回路が前記プログ
ラム・バイアス電圧と第１接続点との間を選択的に結合
する電流路を有し、かつ、制御信号によって動作する第
２Ｐチヤンネル電界効果トランジスタと、 前記第１接続点と第２接続点とを選択的に結合する電流
路を有し、がっ、反転データ信号によって動作する第２
Ｎチヤンネル電界効果トランジスタと、特開平４−１５
９ｔ；９７ （１９） 前記第２接続点と第３接続点とを選択的に結合する電流
路と、かつ、反転プログラム可能信号によって動作する
第３Ｎチヤンネル電界効果トランジスタと、前記第３接
続点とアースとを選択的に結合する電流路を有し、かつ
、復号化された信号によって動作する第４Ｎチヤンネル
電界効果トランジスタと、前記第１接続点に接続された
前記第１Ｐチヤンネル電界効果トランジスタのゲート、
および前記第３接続点に接続された前記第４Ｎチヤンネ
ル電界効果トランジスタのゲートと、 を有する、前記装置。 ［００５０］ （５） 第４項において、前記アレイ・ソース駆動回
路が仮想アース制御信号と前記第２接続点とを結合する
電流路を有する第５Ｎチヤンネル電界効果トランジスタ
を有し、かつ、前記第５Ｎチヤンネル電界効果トランジ
スタが第２復号化信号によって動作する、前記装置。 ［００５１］ （６） 第５項において、前記アレイ・ソース駆動回
路が前記第５トランジスタが動作することによって選定
されおよび前記第５トランジスタが動作しないことによ
って選定されない、前記装置。 ［００５２］ （７） 第４項において、前記第１Ｐチヤンネル電界
効果トランジスタがＮ形半導体材料のタンクの中に製造
され、カリ、前記タンクが前記プログラム・バイアス電
圧に接続され、および、前記Ｐチャンネル電界効果トラ
ンジスタがまたＮ形半導体材料のタンクの中に製造され
、カリ、前記タンクがまた前記プログラム・バイアス電
圧に接続される、前記装置。 ［００５３］ （８） 第１項において、前記ビット線路駆動回路が
前記読み出しセンス接続点と前記第２端子とを結合する
電流路を有する第１Ｎチヤンネル電界効果トランジスタ
と、 前記第２端子とアースとを結合する電流路を有し、カリ
、復号化された信号によって動作することができる第２
Ｎチヤンネル電界効果トランジスタと、を有する、前記
装置。 ［００５４］ （９） 第１項において、前記セルは行とおよび前記
性と一定の角度をなして配置された列とに配置された複
数個の電気的にプログラム可能なメモリ・セルの１つで
あり、および、前記メモリ・セルが複数個のアレイ・ソ
ース駆動回路と複数個のビット線路駆動回路とに結合さ
れ、および、前記アレイ・ソース駆動回路のおのおのが
２個の隣接するメモリ・セルの前記第１端子に接続され
かつ前記メモリ・セルの少なくとも１つの列を駆動する
ように動作することが可能であり、および、前記ビット
線路駆動回路のおのおのが２個の隣接するメモリ・セル
の前記第２端子に接続されかつ前記メモリ・セルの少な
くとも１つの列を駆動するように動作することが可能で
あり、および、前記アレイ・ソース駆動回路および前記
ビット線路駆動回路がメモリ・セルの前記列の間に交互
に配置される、前記装置［００５５］ （１０）第９項において、前記アレイ・ソース駆動回路
のおのおのがメモリ・セルの２個の隣接する列の第１端
子に結合され、および複数個の前記ビット線路駆動回路
のおのおのがメモリ・セルの２個の隣接する列の第２端
子に結合される、前記装置。 ［００５６］ （１１）行および列に配置された複数個の電気的にプロ
グラム可能なメモリ・セルと、 メモリ・セルの１対の隣接する対の間におのおのが配置
され、かつ、前記メモリ・セルの第１端子に結合された
複数個のアレイ・ソース線路と、メモリ・セルの１対の
隣接する対の間におのおのが配置され、がっ、前記メモ
リ・セルの第２端子に結合された複数個のビット線路と
、選定されたメモリ・セルの第１端子をプログラム・モ
ード信号に応答してプログラム・バイアス電圧に選択的
に接続するためにカリ読み出しモード信号に応答してア
ースに選択的に接続するためにアレイ・ソース線路にお
のおのが結合された複数個のアレイ・ソース駆動回路と
、、特開平４−１５９６９７ （２１） 選定されたメモリ・セルの第２端子を前記読み出しモー
ド信号に応答してセンス接続点に選択的に接続するため
にかつ前記プログラム・モード信号に応答してアースに
選択的に接続するためにビット線路におのおのが結合し
た複数個のビット線路駆動回路と、 アドレス復号化トランジスタを通して前記ビット線路に
結合されたセンス回路と、 を有する電気的にプログラム可能な読み出し専用メモリ
装置のアレイ。 ［００５７］ （１２）第１１項において、前記アレイ・ソース駆動回
路が読み出しモードにおいて前記第１端子をアースに接
続しかつ前記第２端子を読み出しバイアス電圧を有する
前記センス接続点に接続することによって前記メモリ・
セルを復号化するように動作することができ、および、
さらにプログラム・モードにおいて前記第１端子を前記
プログラム・バイアス電圧に接続しかつ前記第２端子を
アースに接続することによって前記選定されたメモリ・
セルを復号化するように動作するように動作することが
できる、前記アレイ。 ［００５８］ （１３）１１１項において、前記アレイ・ソース駆動回
路のおのおのが読み出し動作またはプログラム動作のい
ずれかを指示する仮想アース制御信号を受け取るように
動作することができる、前記アレイ。 ［００５９］ （１４）第１１項において、前記アレイ・ソース駆動回
路のおのおのがゲートと、前記プログラム・バイアス電
圧と前記メモリ・セルの前記第１端子とを選択的に結合
する電流路とを有する第１Ｐチヤンネル電界効果トラン
ジスタと、 ゲートと、アースと前記メモリ・セルの前記第１端子と
を選択的に結合する電流路とを有する第１Ｎチヤンネル
電界効果トランジスタと、前記第１Ｐチヤンネル電界効
果トランジスタまたは前記第１Ｎチヤンネル電界効果ト
ランジスタのいずれかを選択的に動作させるために前記
ゲートに結合された制御回路と、 を有する、前記アレイ。 ［００６０］ （１５）第１４項において、前記制御回路が前記プログ
ラム・バイアス電圧と第１接続点とを選択的に結合する
電流路を有し、かつ、制御信号によって動作することが
できる第２Ｐチヤンネル電界効果トランジスタと、 前記第１接続点と第２接続点とを選択的に結合する電流
路を有し、かつ、反転データ信号によって動作すること
ができる第２Ｎチヤンネル電界効果トランジスタと、 前記第２接続点と第３接続点を選択的に結合する電流路
を有し、かつ、反転プログラム可能信号によって動作す
ることができる第３Ｎチヤンネル電界効果トランジスタ
と、 前記第３接続点とアースとを選択的に結合する電流路を
有し、かつ、復号化された信号によって動作することが
できる第４Ｎチヤンネル電界効果トランジスタと、 前記第１接続点に接続された前記第１Ｐチヤンネル電界
効果トランジスタのゲートと、および前記第３接続点に
接続された前記第１Ｎチヤンネル電界効果トランジスタ
のゲートと、 を有する、前記アレイ。 ［００６１］ （１６）第１５項において、前記アレイ・ソース駆動回
路のおのおのが仮想アース制御信と前記第２接続点とを
結合する電流路を有しかつ第２復号化信号によって動作
することができる第５Ｎチヤンネル電界効果トランジス
タをさらに有する前記アレイ。 ［００６２］ （１７）第１６項において、アレイ・ソース駆動回路が
前記第５トランジスタを動作させることによって選定さ
れカリ前記第５トランジスタを動作させないことによっ
て選定されない、前記アレイ。 ［００６３］ 特開平４−ｘｓ９ｅ＜）； （ｔｓ） （１８）第１５項において、前記第１Ｐチヤンネル電界
効果トランジスタのタンクが前記プログラム・バイアス
電圧に接続され、および前記第２Ｐチヤンネル電界効果
トランジスタがまた前記プログラム・バイアス電圧に接
続される、前記アレイ。 ［００６４］ （１９）第」１項において、前記ビット線路駆動回路の
おのおのが前記読み出しモード信号と前記第２端子とを
結合する電流路を有する第１Ｎチヤンネル電界効果トラ
ンジスタと、 前記第２端子とアースとを結合する電流路を有しかつ復
号化された信号によって動作することができる第２Ｎチ
ヤンネル電界効果トランジスタと、を有する、前記アレ
イ。 ［００６５］ （２０）第１端子および第２端子をそなえた電流路をお
のおのが有し複数個の前記セルのうちの１つのセルを選
定する装置と、前記第１端子をアースに結合しかつ前記
第２端子をセンス接続点に結合することによって前記選
定されたメモリ・セルを読み出すための装置と、前記第
１端子をプログラム・バイアス電圧に結合しかつ前記第
２端子をアースに結合することによって前記選定された
メモリ・セルをプログラムするための装置と、 を有する、複数個のメモリ・セルを読み出すおよびプロ
グラムするための装置。 ［００６６］ （２１）第２０項において、前記メモリ・セルが第１半
導体接合および第２半導体接合を有する、前記装置。 ［００６７］ （２２）第２１項において、前記第１接合が傾斜接合で
あり、および前記第２接合が急変接合である、前記装置
。 ［００６８］ （２３）第２０項において、前記選定されたメモリ・セ
ルの読み出し期間中は前記選定されたメモリ・セルの前
記第２端子から前記第１端子へ電流が流れ、および前記
メモリ・セルのプログラミング期間中ば前記選定された
メモリ・セルの前記第１端子から前記第２端子へ電流が
流れる、前記装置。 ［００６９］ （２４）メモリ・セルのおのおのがアレイ・ソース接続
点とビット線路接続点との間に電流路を有し、 読み出し動作を指示する第１状態とプログラム動作を指
示する第２状態とを有する制御信号を検出する段階と、 選定されたメモリ・セルのアドレスを復号化する段階と
、前記選定されたメモリ・セルの前記アレイ・ソース接
続点を前記制御信号の前記第２状態を検出するのに応答
してプログラム・バイアス電圧に結合する段階および前
記検出された制御信号の前記第４状態を検出するのに応
答してアースに結合する段階と、 前記選定されたメモリ・セルの前記ビット線路接続点を
前記制御信号の前記第２状態を検出するのに応答してア
ースに結合する段階および前記検出された制御信号の前
記第１状態を検出するのに応答して読み出しバイアス電
圧に結合する段階と、 前記制御信号の前記第１状態を検出するのに応答して前
記選定されたメモリ・セルを読み出す段階と、および前
記制御信号の前記第２状態を検出するのに応答して前記
選定されたメモリ・セルをプログラミングする段階と、
を有する、複数個の電気的にプログラム可能なメモリ・
セルを復号化する方法。 ［００７０］ （２５）第２４項において、読み出しの前記段階が前記
選定されたメモリ・セルの前記アレイ・ソース接続点を
アースに結合する段階と、 前記選定されたメモリ・セルの前記ビット線路接続点を
前記読み出しバイアス電圧に結合する段階と、 前記ビット線路接続点の電圧レベルを検出する段階と、
を有する、前記方法。 ［００７１］ ４Ｎ開平４−１５９ｂ９７ （２６） （２６）第２４項において、プログラミングの前記段階
が前記選定されたメモリ・セルの前記アレイ・ソース接
続点を前記プログラム・バイアス電圧に結合する段階と
、 前記選定されたメモリ・セルの前記ビット線路接続点を
アースに結合する段階と、 前記選定されたメモリ・セルのゲートに高電圧を加える
段階と、を有する、前記方法。
【図１】
１メガバイトの電気的にプログラム可能な読み出し専用
メモリの高レベル概要ブロック線図であって、チップ上
でのセル・アレイと回路ブロックの概要配置を示す。
メモリの高レベル概要ブロック線図であって、チップ上
でのセル・アレイと回路ブロックの概要配置を示す。
【図２】
図１に示されたセル・アレイのうちの１つのセル・アレ
イの一部分とそれに付随する回路の概要電気回路図。
イの一部分とそれに付随する回路の概要電気回路図。
【図３】
図１に示されたアレイと共に用いられるアレイ・ソース
（ＡＳ）駆動回路とそれに対応するメモリ・セルの詳細
電気回路図。
（ＡＳ）駆動回路とそれに対応するメモリ・セルの詳細
電気回路図。
【図４】
図３に示されたＡＳ駆動回路に用いられるＤ信号を発生
するための周辺回路の電気概要図。
するための周辺回路の電気概要図。
【図５】
図３に示されたＡＳ駆動回路に用いられるＶ ＲＢ倍
信号発生するための周辺Ｃ 回路の電気回路図。
信号発生するための周辺Ｃ 回路の電気回路図。
【図６】
図３に示されたＡＳ駆動回路に用いられるＳＡＴ信号を
発生するための周辺回路の詳細電気回路図。
発生するための周辺回路の詳細電気回路図。
１４０ 第１端子
７２゜
１５２゜
９４゜
１３３゜
第２端子
７４．７６．７８ アレイ・ソース駆動回路３０．３
２．〜７０ メモリ・セル ９６．９８，１００，１２０ ビット線路駆動回路読
み出しセンス接続点 第１Ｐチヤンネル電界効果トランジスタ第１Ｎチヤンネ
ル電界効果トランジスタ１３５．１４４，１４８ 制
御回路 第２Ｐチャンネル電界効果トランジスタ第２Ｎチャンネ
ル電界効果トランジスタ第３Ｎチャンネル電界効果トラ
ンジスタ第４Ｎチャンネル電界効果トランジスタ第５Ｎ
チャンネル電界効果トランジスタ
２．〜７０ メモリ・セル ９６．９８，１００，１２０ ビット線路駆動回路読
み出しセンス接続点 第１Ｐチヤンネル電界効果トランジスタ第１Ｎチヤンネ
ル電界効果トランジスタ１３５．１４４，１４８ 制
御回路 第２Ｐチャンネル電界効果トランジスタ第２Ｎチャンネ
ル電界効果トランジスタ第３Ｎチャンネル電界効果トラ
ンジスタ第４Ｎチャンネル電界効果トランジスタ第５Ｎ
チャンネル電界効果トランジスタ
【図１】
［対象項目］図１
【図２】
［対象項目］図２
【図３】
［対象項目］図４
ＲＢ
【図５】
【図６】
【提出日】
【手続補正 １】
【手続補正 ２】
【手続補正 ３】
手続補正書
平成３年７月３１日
Claims (2)
- 【請求項１】 第１端子および第２端子を有する電流路
と、前記第１端子と、アース源と、プログラム・バイア
ス電圧源とに結合されたアレイ・ソース駆動回路と、 前記アレイ・ソース駆動回路によって受け取られる読み
出しモード信号であって、前記読み出しモード信号を受
け取るのに応答して前記回路が前記第１端子をアースに
結合する、少なくとも１つの前記読み出しモード信号と
、前記アレイ・ソース駆動回路によって受け取られるブ
ログラム・モード信号であって、前記プログラム・モー
ド信号を受け取るのに応答して前記回路が第１端子を前
記プログラム・バイアス電源に結合する、少なくとも１
つの前記ブログラム・モード信号と、 前記第２端子と読み出しセンス接続点とアースとに結合
され、かつ、前記読み出しモード信号および前記プログ
ラム信号を受け取るように結合され、かつ、前記プログ
ラム・モード信号を受け取るのに応答して前記第２端子
をアースに結合し、かつ、前記読み出しモード信号を受
け取るのに応答して前記第２端子を前記読み出しセンス
接続点に結合する、ビット線路駆動回路と、を有する電
気的にプログラム可能なメモリ・セルを読み出すおよび
ブログラミングするための装置。 - 【請求項２】 メモリ・セルのおのおのがアレイ・ソー
ス接続点とビツト線路接続点との間に電流路を有し、 読み出し動作を指示する第１状態とプログラム動作を指
示する第２状態とを有する制御信号を検出する段階と、 選定されたメモリ・セルのアドレスを復号化する段階と
、前記選定されたメモリ・セルの前記アレイ・ソース接
続点を前記制御信号の前記第２状態を検出するのに応答
してプログラム・バイアス電圧に結合する段階および前
記検出された制御信号の前記第１状態を検出するのに応
答してアースに結合する段階と、 前記選定されたメモリ・セルの前記ビット線路接続点を
前記制御信号の前記第２状態を検出するのに応答してア
ースに結合する段階および前記検出された制御信号の前
記第１状態を検出するのに応答して読み出しバイアス電
圧に結合する段階と、 前記制御信号の前記第１状態を検出するのに応答して前
記選定されたメモリ・セルを読み出す段階と、および前
記制御信号の前記第２状態を検出するのに応答して前記
選定されたメモリ・セルをプログラミングする段階と、
を有する、複数個の電気的にプログラム可能なメモリ・
セルを復号化する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/450,702 US5020026A (en) | 1989-12-14 | 1989-12-14 | Method and apparatus for reading and programming electrically programmable memory cells |
| US450702 | 2006-06-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04159697A true JPH04159697A (ja) | 1992-06-02 |
Family
ID=23789157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2402501A Pending JPH04159697A (ja) | 1989-12-14 | 1990-12-14 | 電気的にプログラム可能なメモリ・セルを読み出す及びプログラミングするための方法と装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5020026A (ja) |
| EP (1) | EP0436814A2 (ja) |
| JP (1) | JPH04159697A (ja) |
| CN (1) | CN1023431C (ja) |
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- 1990-11-23 EP EP90122395A patent/EP0436814A2/en not_active Withdrawn
- 1990-12-07 CN CN90109951.1A patent/CN1023431C/zh not_active Expired - Fee Related
- 1990-12-14 JP JP2402501A patent/JPH04159697A/ja active Pending
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|---|---|
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| CN1023431C (zh) | 1994-01-05 |
| CN1053319A (zh) | 1991-07-24 |
| EP0436814A3 (ja) | 1994-02-23 |
| US5020026A (en) | 1991-05-28 |
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